I denne artikel skal vi lære om de forskellige typer flip flops, der anvendes i digital elektronik.
Grundlæggende flipflops i digital elektronik
Denne artikel omhandler de grundlæggende flipflop-kredsløb som S-R Flip Flop, J-K Flip Flop, D Flip Flop og T Flip Flop sammen med sandhedstabeller og deres tilsvarende kredsløbssymboler.
Hvor du går til emnet er det vigtigt, at du får kendskab til dets grundelementer. Klik på nedenstående links for at få flere oplysninger.
Tag et kig på : BOOLEAN LOGIC
Tag et kig på : LOGIC GATES
Tag et kig på : HALF ADDER OG FULL ADDER
Flip flops er faktisk en anvendelse af logiske gates. Ved hjælp af boolsk logik kan man skabe hukommelse med dem. Flip flops kan også betragtes som den mest grundlæggende idé om en Random Access Memory . Når de får en bestemt indgangsværdi, vil de blive husket og udført, hvis de logiske gates er udformet korrekt. En højere anvendelse af flipflops er nyttig ved udformning af bedre elektroniske kredsløb.
Den mest almindeligt anvendte anvendelse af flipflops er i implementeringen af et feedbackkredsløb. Da en hukommelse er afhængig af feedback-konceptet, kan flipflops bruges til at designe den.
Der er hovedsageligt fire typer flipflops, der anvendes i elektroniske kredsløb. De er
- Den grundlæggende flipflop eller S-R flipflop
- Delay flipflop
- J-K flipflop
- T flipflop
S-R flipflop
Den SET-RESET flipflop er designet ved hjælp af to NOR-gates og også to NAND-gates. Disse flipflops kaldes også S-R Latch.
-
S-R Flip Flop ved hjælp af NOR Gate
Designet af en sådan flipflop omfatter to indgange, kaldet SET og RESET . Der er også to udgange, Q og Q’. Diagrammet og sandhedstabellen er vist nedenfor.
Det fremgår af diagrammet, at flipflop’en hovedsageligt har fire tilstande. De er
S=1, R=0-Q=1, Q’=0
Denne tilstand kaldes også SET-tilstanden.
S=0, R=1-Q=0, Q’=1
Denne tilstand kaldes RESET-tilstanden.
I begge tilstande kan man se, at udgangene blot er komplimenter af hinanden, og at værdien af Q følger værdien af S.
S=0, R=0-Q & Q’ = Husk
Hvis både værdierne for S og R skiftes til 0, så husker kredsløbet værdien af S og R i deres tidligere tilstand.
S=1, R=1-Q=0, Q’=0
Dette er en ugyldig tilstand, fordi værdierne for både Q og Q’ er 0. Det er meningen, at de skal være komplimenter af hinanden. Normalt skal denne tilstand undgås.
-
S-R flipflop ved hjælp af NAND Gate
Kredsløbet for S-R flipflop ved hjælp af NAND Gate og dens sandhedstabel er vist nedenfor.
Som NOR Gate S-R flipflop har denne også fire tilstande. De er
S=1, R=0-Q=0, Q’=1
Denne tilstand kaldes også SET-tilstand.
S=0, R=1-Q=1, Q’=0
Denne tilstand er kendt som RESET-tilstand.
I begge tilstande kan man se, at udgangene blot er komplimenter til hinanden, og at værdien af Q følger komplimentværdien af S.
S=0, R=0-Q=1, & Q’ =1
Hvis både værdierne af S og R er skiftet til 0, er det en ugyldig tilstand, fordi værdierne af både Q og Q’ er 1. Det er meningen, at de skal være hinandens komplementer. Normalt skal denne tilstand undgås.
S=1, R=1-Q & Q’= Husk
Hvis både værdierne for S og R skiftes til 1, så husker kredsløbet værdien af S og R i deres tidligere tilstand.
-
Clocked S-R Flip Flop
Det kaldes også et Gated S-R flip flop.
Problemerne med S-R flip flops, der anvender NOR- og NAND-gate, er den ugyldige tilstand. Dette problem kan overvindes ved at anvende en bistabil SR-flipflop, der kan ændre udgangene, når visse ugyldige tilstande er opfyldt, uanset tilstanden af enten Set- eller Reset-indgangene. Til dette formål er der konstrueret en clocket S-R-flipflop ved at tilføje to AND-gates til en grundlæggende NOR-gate-flipflop. Kredsløbsdiagrammet og sandhedstabellen er vist nedenfor.
Der gives en clockimpuls til indgangene i AND-gaten. Når værdien af clockimpulsen er “0”, forbliver udgangene fra begge AND-gates “0”. Så snart der gives en puls, bliver værdien af CP “1”. Dette får værdierne på S og R til at passere gennem NOR-gate-flipflop’en. Men når værdierne for både S og R bliver “1”, får CP’s HIGH-værdi begge værdier til at blive “0” i et kort øjeblik. Så snart pulsen fjernes, bliver flipfloptilstanden mellemliggende. Der kan således være tale om en af de to tilstande, og det afhænger af, om flipflopens set- eller reset-indgang forbliver en “1” længere tid end overgangen til “0” i slutningen af pulsen. Således kan de ugyldige tilstande elimineres.
D flip-flop
Kredsløbsdiagrammet og sandhedstabellen er angivet nedenfor.
D flip-flop er faktisk en lille ændring af den ovenfor forklarede clockede SR-flip-flop. Af figuren kan man se, at D-indgangen er forbundet med S-indgangen, og at komplementet til D-indgangen er forbundet med R-indgangen. D-indgangen sendes videre til flipflop’en, når værdien af CP er “1”. Når CP er HIGH, går flipflop’en over i SET-tilstand. Hvis den er ‘0’, går flipflop’en over i CLEAR-tilstand.
For at få mere at vide om udløsningen af flipflop’en klik på nedenstående link.
Kig på: TRIGGERING AF FLIP FLOPS
Kig på: MASTER-SLAVE FLIP FLOP-kredsløb
J-K Flip Flop
Kredsløbsdiagrammet og sandhedstabellen for en J-K flip flop er vist nedenfor.
En J-K-flipflop kan også defineres som en modifikation af S-R-flipflop. Den eneste forskel er, at den mellemliggende tilstand er mere raffineret og præcis end i et S-R flip flop.
Adfærdigheden af indgangene J og K er den samme som S- og R-indgangene i et S-R flip flop. Bogstavet J står for SET og bogstavet K står for CLEAR.
Når både indgangene J og K har en HIGH-tilstand, skifter flip-flopet til komplementtilstanden. Så for en værdi af Q = 1 skifter den til Q=0, og for en værdi af Q = 0 skifter den til Q=1.
Kredsløbet omfatter to AND-gates med 3 indgange. Udgangen Q fra flipflop’en returneres tilbage som en tilbagekobling til indgangen til AND’en sammen med andre indgange som K og clockimpuls . Så hvis værdien af CP er “1”, får flipflop’en et CLEAR-signal og med den betingelse, at værdien af Q tidligere var 1. På samme måde gives output Q’ fra flipflop’en som feedback til indgangen til AND’en sammen med andre indgange som J og clockpuls . Så outputtet bliver kun SET, når værdien af CP er 1, hvis værdien af Q’ tidligere var 1.
Outputtet kan gentages i overgange, når de er blevet suppleret for J=K=1 på grund af tilbagekoblingsforbindelsen i JK-flipflop’en. Dette kan undgås ved at indstille en tidsvarighed, der er mindre end propagationsforsinkelsen gennem flip-flop’en. Begrænsningen af impulsbredden kan elimineres med en master-slave- eller fløjtrigger-konstruktion.
T-flipflop
Dette er en meget enklere version af J-K-flipflop’en. Både J- og K-indgangene er forbundet sammen og kaldes derfor også for et J-K-flipflop med en enkelt indgang. Når der gives en clockpuls til flipflop’en, begynder udgangen at skifte. Også her kan begrænsningen af pulsbredden elimineres med en master-slave- eller fløjtrigger-konstruktion. Tag et kig på nedenstående kredsløb og sandhedstabel.
