LPDDR

LP-DDR(1)Edit

Alkuperäinen vähävirtainen DDR-muisti (joskus takautuvasti LPDDR1:ksi kutsuttu) on hiukan muunneltu DDR-SDRAM-muisti, johon on tehty useita muutoksia, joilla on pyritty pienentämään kokonaistehonkulutusta.

Merkittävintä on syöttöjännitteen pienentäminen 2,5 V:sta 1,8 V:een. Lisäsäästöjä saadaan lämpötilakompensoidulla virkistyksellä (DRAM-muisti tarvitsee virkistystä harvemmin matalissa lämpötiloissa), osittaisella sarjan itsevirkistyksellä ja ”syvä virransäästötilalla”, jossa kaikki muistin sisältö tuhoutuu. Lisäksi sirut ovat pienempiä, joten ne vievät vähemmän levytilaa kuin niiden ei-mobiiliset vastineet. Samsung ja Micron ovat kaksi tärkeintä tämän teknologian toimittajaa, ja sitä käytetään tablet- ja puhelinlaitteissa, kuten iPhone 3GS:ssä, alkuperäisessä iPadissa, Samsung Galaxy Tab 7.0:ssa ja Motorola Droid X:ssä.

LP-DDR2Edit

Samsung K4P4G154EC-FGC1 4 Gbit LPDDR2-piiri

Uusi JEDEC-standardi JESD209-2E määrittelee dramaattisemmin uudistetun vähävirtaisen DDR-rajapinnan. Se ei ole yhteensopiva DDR1- tai DDR2-SDRAM-muistin kanssa, mutta siihen voidaan liittää joko:

• LPDDR2-S2: 2n-ennakkomuisti (kuten DDR1),
• LPDDR2-S4: 4n-ennakkomuisti (kuten DDR2), tai
• LPDDR2-N: haihtumaton (NAND-flash) muisti.

Vähävirtaiset tilat ovat samanlaisia kuin perus-LPDDR:ssä, ja lisäksi on joitakin osittaisia array-päivitysvaihtoehtoja.

Ajoitusparametrit on määritetty LPDDR-200:sta LPDDR-1066:een (kellotaajuudet 100-533 MHz).

1,2 V:n jännitteellä toimiva LPDDR2-muisti multipleksoi ohjaus- ja osoitelinjat 10-bittiseen kaksoistiedonsiirtonopeuden CA-väylään. Komennot ovat samankaltaisia kuin tavallisessa SDRAM-muistissa, lukuun ottamatta esilatauksen ja burstin lopetuksen op-koodien uudelleen kohdentamista:

.

ja sen oletetaan olevan nolla. Burst-siirrot alkavat siis aina parillisista osoitteista.

LPDDR2:ssa on myös active-low chip select (kun se on high, kaikki on NOP) ja clock enable CKE -signaali, jotka toimivat kuten SDRAM. SDRAMin tavoin myös CKE:n ensimmäisellä pudotussyklillä lähetettävä komento valitsee virransyöttötilan:

• Jos siru on aktiivinen, se jähmettyy paikalleen.
• Jos komento on NOP (CS matala tai CA0-2 = HHHH), siru käy tyhjäkäynnillä.
• Jos komento on virkistyskomento (CA0-2 = LLH), siru siirtyy itsestään virkistyvään tilaan.
• Jos komento on purskeen lopetus (CA0-2 = HHL), siru siirtyy syvään virransäästötilaan. (Poistuessa tarvitaan täysi nollaussekvenssi.)

Tilarekistereitä on laajennettu huomattavasti tavanomaiseen SDRAM-muistiin verrattuna, sillä niissä on 8-bittinen osoiteavaruus ja mahdollisuus lukea ne takaisin. Vaikka ne ovat pienempiä kuin sarjamuistitunnisteinen läsnäolotunnisteinen EEPROM, niissä on tarpeeksi tietoa, jotta niitä ei tarvita.

S2-laitteissa, jotka ovat pienempiä kuin 4 Gbit, ja S4-laitteissa, jotka ovat pienempiä kuin 1 Gbit, on vain neljä pankkia. Ne eivät huomioi BA2-signaalia eivätkä tue pankkikohtaista päivitystä.

Non-volatile-muistilaitteet eivät käytä päivityskomentoja, ja ne kohdentavat esilatauskomennon uudelleen siirtämään osoitebitit A20 ja ylöspäin. Alimmat bitit (A19 ja alemmat) siirretään seuraavalla Aktivoi-komennolla. Tämä siirtää valitun rivin muistiryhmästä johonkin 4 tai 8 (valittu BA-biteillä) rivin datapuskuriin, josta ne voidaan lukea Read-komennolla. Toisin kuin DRAM-muistissa, pankkiosoitebitit eivät ole osa muistin osoitetta; mikä tahansa osoite voidaan siirtää mihin tahansa rividatapuskuriin. Rividatapuskuri voi olla 32-4096 tavua pitkä muistityypistä riippuen. Yli 32 tavua suuremmat rivit jättävät huomiotta osan Activate-komennon alimmista osoitebiteistä. Alle 4096 tavua pienemmät rivit jättävät huomioimatta joitakin lukukomennon ylempiä osoitebittejä.

Non-volatile-muisti ei tue rividatapuskureiden kirjoituskomentoa. Sen sijaan erityisellä osoitealueella olevat ohjausrekisterit tukevat luku- ja kirjoituskomentoja, joita voidaan käyttää muistirivistön pyyhkimiseen ja ohjelmointiin.

LP-DDR3Edit

Toukokuussa 2012 JEDEC julkaisi JESD209-3 Low Power Memory Device -standardin. LPDDR2:een verrattuna LPDDR3 tarjoaa suuremman tiedonsiirtonopeuden, suuremman kaistanleveyden ja energiatehokkuuden sekä suuremman muistitiheyden. LPDDR3:n tiedonsiirtonopeus on 1600 MT/s, ja siinä hyödynnetään keskeisiä uusia tekniikoita: kirjoitustason säätöä ja komento-/osoitekoulutusta, valinnaista piirin sisäistä terminointia (ODT, on-die termination) ja pientä I/O-kapasitanssia. LPDDR3 tukee sekä Package-on-package (PoP) että erillisiä pakkaustyyppejä.

Käskyjen koodaus on identtinen LPDDR2:n kanssa, ja siinä käytetään 10-bittistä kaksoisdatanopeuden CA-väylää. Standardi määrittelee kuitenkin vain 8n-prefetch-DRAM-muistin, eikä se sisällä flash-muistin komentoja.

LPDDR3:aa käyttäviin tuotteisiin kuuluvat vuoden 2013 MacBook Air, iPhone 5S, iPhone 6, Nexus 10, Samsung Galaxy S4 (GT-I9500) ja Microsoft Surface Pro 3. LPDDR3 tuli valtavirtaan vuonna 2013, ja se toimii 800 MHz:n DDR-muistilla (1600 MT/s) tarjoten kaistanleveyden, joka on verrattavissa PC3-12800-kannettavien muistien kaistanleveyteen vuonna 2011 (12,8 GB/s kaistanleveys). Tämän kaistanleveyden saavuttamiseksi ohjaimen on toteutettava kaksikanavainen muisti. Näin on esimerkiksi Exynos 5 Dualissa ja 5 Octa -mallissa.

Spesifikaation ”parannettu” versio nimeltä LPDDR3e nostaa tiedonsiirtonopeuden 2133 MT/s:iin. Samsung Electronics esitteli ensimmäiset 4 gigabitin 20 nm-luokan LPDDR3-moduulit, jotka pystyvät siirtämään dataa jopa 2133 MT/s, mikä on yli kaksinkertainen suorituskyky vanhempaan LPDDR2-moduuliin verrattuna, joka pystyy vain 800 MT/s:n nopeuteen. Useat eri valmistajien SoC:t tukevat natiivisti myös 800 MHz:n LPDDR3-muistia. Tällaisia ovat esimerkiksi Qualcommin Snapdragon 600 ja 800 sekä jotkin Exynos- ja Allwinner-sarjojen SoC:t.

LP-DDR4Edit

JEDEC järjesti 14. maaliskuuta 2012 konferenssin, jossa selvitettiin, miten tulevaisuuden mobiililaitteiden vaatimukset ohjaavat tulevia standardeja, kuten LPDDR4:ää. Joulukuun 30. päivänä 2013 Samsung ilmoitti kehittäneensä ensimmäisen 20 nm-luokan 8 gibitin (1 GiB) LPDDR4:n, joka pystyy siirtämään dataa 3 200 MT/s:n nopeudella ja tarjoaa siten 50 prosenttia suuremman suorituskyvyn kuin nopein LPDDR3 ja kuluttaa noin 40 prosenttia vähemmän energiaa 1,1 voltin jännitteellä.

JEDEC julkaisi elokuun 25. päivänä 2014 vähävirtaisen muistilaitestandardin JESD209-4 LPDDR4.

Merkittäviä muutoksia ovat mm. seuraavat:

• Liitännän nopeuden kaksinkertaistaminen ja lukuisat siitä johtuvat sähköiset muutokset, mukaan lukien I/O-standardin muuttaminen matalajännitelogiikaksi (LVSTL, low-voltage swing-terminated logic)
• Sisäisen prefetch-koon kaksinkertaistaminen, ja minimisiirtokoko
• Muutos 10-bittisestä DDR-komento-/osoiteväylästä 6-bittiseen SDR-väylään
• Muutos yhdestä 32-bittisestä leveästä väylästä kahteen itsenäiseen 16-bittiseen leveään väylään
• Self-refresh otetaan käyttöön erillisillä komennoilla sen sijaan, että sitä ohjattaisiin CKE-johdolla

Standardi määrittää SDRAM-paketteja, joissa on kaksi erillistä, itsenäistä 16-bittistä käyttöliittymäkanavaa. Kukin kanava on 16 databitin levyinen, sillä on omat ohjaus-/osoitepinnit ja se mahdollistaa pääsyn 8 DRAM-pankkiin. Paketti voidaan siis kytkeä kolmella tavalla:

• Datajohdot ja ohjaus kytketään rinnakkain 16-bittiseen dataväylään, ja vain piirivalinnat kytketään itsenäisesti kanavaa kohden.
• Kahteen 32-bittisen leveän dataväylän puolikkaaseen ja ohjausjohdot rinnakkain, mukaan lukien siruvalinta.
• Kahteen itsenäiseen 16-bittiseen leveään dataväylään

Kumpikin kuori tarjoaa 4, 6, 8, 12 tai 16 gibittiä muistia, puolet jokaiseen kanavaan. Kunkin pankin koko on siis yksi kuudestoistaosa laitteen koosta. Tämä on järjestetty sopivaan määrään (16 Ki – 64 Ki) 16384-bittisiä (2048 tavun) rivejä. Laajennus 24 ja 32 gibibittiin on suunnitteilla, mutta vielä ei ole päätetty, tehdäänkö se lisäämällä rivien lukumäärää, niiden leveyttä vai pankkien lukumäärää.

Määritellään myös suurempia paketteja, jotka tarjoavat kaksinkertaisen leveyden (neljä kanavaa) ja jopa neljä diesiä per kanavapari (yhteensä 8 diesiä per paketti).

Tietoa käytetään joko 16 tai 32 siirron (256 tai 512 bittiä, 32 tai 64 tavua, kahdeksan tai 16 sykliä DDR:ssä) purskeina. Burstien on alettava 64 bitin rajoilla.

Koska kellotaajuus on korkeampi ja burstien vähimmäispituus pidempi kuin aikaisemmissa standardeissa, ohjaussignaaleja voidaan monipuolistaa enemmän ilman, että komento-/osoiteväylästä tulee pullonkaula. LPDDR4 multipleksoi ohjaus- ja osoitelinjat 6-bittiseen yhden datanopeuden CA-väylään. Komennot vaativat 2 kellosykliä, ja osoitteen koodaavat toiminnot (esim. rivin aktivointi, sarakkeen lukeminen tai kirjoittaminen) vaativat kaksi komentoa. Esimerkiksi lukupyyntö käyttämättömältä piiriltä vaatii neljä komentoa, jotka kestävät 8 kellojaksoa: Aktivoi-1, Aktivoi-2, Lue, CAS-2.

Piirinvalintalinja (CS) on active-high. Komennon ensimmäinen sykli tunnistetaan siitä, että chip select on korkea; se on matala toisen syklin aikana.

.

L

L

.

2-komentoa käytetään kaikkien sellaisten komentojen toisena puoliskona, jotka suorittavat siirron dataväylän yli, ja se tarjoaa sarakkeen alimmat osoitebitit:

• Lukukomennot on aloitettava sarakeosoitteesta, joka on 4:n kerrannainen; nollasta poikkeavan C0- tai C1-osoitebitin välittämiseen muistiin ei ole mitään mahdollisuutta.
• Kirjoituskomennot on aloitettava sarakeosoitteesta, joka on 16:n kerrannainen; C2:n ja C3:n on oltava nolla kirjoituskomentoa varten.
• Tilarekisterin lukemista ja joitakin monikäyttökomentoja on myös seurattava CAS-2-komento, mutta kaikkien sarakebittien on kuitenkin oltava nolla (low).

Burstin pituus voidaan konfiguroida 16:ksi, 32:ksi tai dynaamisesti valittavaksi luku- ja kirjoitusoperaatioiden BL-bitillä.

Jokaiseen kahdeksaan datalinjaan liittyy yksi DMI-signaali (data mask/invert), ja sitä voidaan käyttää minimoimaan tiedonsiirron aikana korkealle ajettujen bittien määrä. Kun signaali on korkealla, muut 8 bittiä täydennetään sekä lähettimessä että vastaanottimessa. Jos tavu sisältää viisi tai useampia 1-bittejä, DMI-signaali voidaan ajaa korkealle yhdessä kolmen tai harvemman datajohdon kanssa. Koska signaalijohdot päätetään matalalle, tämä vähentää virrankulutusta.

(Vaihtoehtoinen käyttötapa, jossa DMI:tä käytetään rajoittamaan kussakin siirrossa vaihtuvien datajohtojen määrä enintään neljään, minimoi ristiinsoittoa. Muistiohjain voi käyttää tätä kirjoitusten aikana, mutta muistilaitteet eivät tue sitä.)

Dataväylän inversio voidaan ottaa erikseen käyttöön lukemista ja kirjoittamista varten. Maskeerattujen kirjoitusten (joilla on erillinen komentokoodi) osalta DMI-signaalin toiminta riippuu siitä, onko kirjoituksen inversio käytössä.

• Jos DBI kirjoituksissa on poistettu käytöstä, DMI:n korkea taso osoittaa, että vastaava datatavu on jätettävä huomiotta ja sitä ei saa kirjoittaa
• Jos DBI kirjoituksissa on käytössä, DMI:n matala taso yhdistettynä datatavuun, jossa on 5 tai useampi bitti asetettuna, osoittaa, että datatavu jätetään huomioimatta ja sitä ei saa kirjoittaa.

LPDDR4 sisältää myös mekanismin ”kohdennettua rivin päivitystä” varten, jolla vältetään viereisten rivien ”rivivasaran” aiheuttama korruptio. Erityinen kolmen aktivointi-/latausjakson sekvenssi määrittää rivin, joka aktivoitui useammin kuin laitteen määrittämä kynnysarvo (200 000-700 000 päivityssykliä kohti). Laite päivittää sisäisesti fyysisesti vierekkäiset rivit eikä aktivointikomennossa määritettyä riviä.:153-54

LP-DDR4XEdit

Samsung Semiconductor ehdotti LPDDR4-muunnosta, jota se kutsui LPDDR4X:ksi.:11 LPDDR4X on identtinen LPDDR4:n kanssa, mutta lisävirtaa säästetään alentamalla tulo- ja lähtösignaalien (Vddq) jännitettä 1,1:stä jännitteestä 0,6:een. SK Hynix julkisti 9. tammikuuta 2017 8 ja 16 GiB:n LPDDR4X-paketit. JEDEC julkaisi LPDDR4X-standardin 8. maaliskuuta 2017. Alhaisemman jännitteen lisäksi lisäparannuksia ovat muun muassa yksikanavainen die-vaihtoehto pienempiin sovelluksiin, uudet MCP-, PoP- ja IoT-paketit sekä lisämäärittely- ja ajoitusparannukset korkeimmalle 4266 MT/s nopeusluokalle.

LP-DDR5Edit

JEDEC julkaisi 19. helmikuuta 2019 JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5) -standardin (JESD209-5, LPDDR5-standardi).

Samsung ilmoitti heinäkuussa 2018, että sillä on toiminnassa olevia prototyyppisiä LP-DDR5-piirejä. LPDDR5 tuo seuraavat muutokset:

• Tiedonsiirtonopeus on nostettu 6400 MT/s:iin.
• Käytetään differentiaalisia kelloja
• Prefetch ei kaksinkertaistu uudelleen, vaan pysyy 16n
• Pankkien määrä kasvaa 16:een, jotka on jaettu neljään DDR4:n kaltaiseen pankkiryhmään
• Virransäästöparannuksia:
  • Data-Copy- ja Write-X (kaikki yksi tai kaikki nolla) -komennot tiedonsiirron vähentämiseksi
  • Dynaaminen taajuus- ja jänniteskaalaus
• Uusi kellotusarkkitehtuuri nimeltä WCK & Read Strobe (RDQS)

Intel Tiger Lake- ja Snapdragon 888 -muistiohjain tukee LPDDR5:tä.