In questo articolo, impariamo i diversi tipi di flip flop usati nell’elettronica digitale.
Flip flop di base nell’elettronica digitale
Questo articolo si occupa dei circuiti flip flop di base come S-R Flip Flop, J-K Flip Flop, D Flip Flop, e T Flip Flop insieme alle tabelle di verità e i loro simboli di circuito corrispondenti.
Prima di andare all’argomento è importante che tu abbia la conoscenza delle sue basi. Clicca sui link qui sotto per maggiori informazioni.
Dai un’occhiata: LOGICA BOOLEANA
Dai un’occhiata: GATE LOGICHE
Dai un’occhiata: MEZZO ADDER E ADDER PIENO
I Flip flop sono in realtà un’applicazione delle porte logiche. Con l’aiuto della logica booleana è possibile creare una memoria. I flip flop possono anche essere considerati come l’idea più elementare di una memoria ad accesso casuale. Quando viene dato loro un certo valore di ingresso, saranno ricordati ed eseguiti, se le porte logiche sono progettate correttamente. Una maggiore applicazione dei flip flop è utile nella progettazione di migliori circuiti elettronici.
L’applicazione più comunemente usata dei flip flop è nell’implementazione di un circuito di feedback. Poiché una memoria si basa sul concetto di feedback, i flip flop possono essere utilizzati per progettarla.
Ci sono principalmente quattro tipi di flip flop che vengono utilizzati nei circuiti elettronici. Essi sono
- Il Flip Flop di base o S-R Flip Flop
- Delay Flip Flop
- J-K Flip Flop
- T Flip Flop
S-R Flip Flop
Il SET-RESET flip flop è progettato con l’aiuto di due porte NOR e anche due porte NAND. Questi flip flop sono anche chiamati S-R Latch.
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S-R Flip Flop usando NOR Gate
Il progetto di un tale flip flop include due ingressi, chiamati SET e RESET . Ci sono anche due uscite, Q e Q’. Il diagramma e la tabella della verità sono mostrati qui sotto.
Dal diagramma è evidente che il flip flop ha principalmente quattro stati. Essi sono
S=1, R=0-Q=1, Q’=0
Questo stato è anche chiamato stato SET.
S=0, R=1-Q=0, Q’=1
Questo stato è conosciuto come stato RESET.
In entrambi gli stati si può vedere che le uscite sono solo complimenti l’una dell’altra e che il valore di Q segue il valore di S.
S=0, R=0-Q & Q’ = Ricorda
Se entrambi i valori di S e R sono commutati a 0, allora il circuito ricorda il valore di S e R nel loro stato precedente.
S=1, R=1-Q=0, Q’=0
Questo è uno stato non valido perché i valori di entrambi Q e Q’ sono 0. Dovrebbero essere complementari. Normalmente, questo stato deve essere evitato.
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S-R Flip Flop usando NAND Gate
Il circuito del flip flop S-R usando NAND Gate e la sua tabella della verità è mostrato qui sotto.
Come il NOR Gate S-R flip flop, anche questo ha quattro stati. Essi sono
S=1, R=0-Q=0, Q’=1
Questo stato è anche chiamato stato SET.
S=0, R=1-Q=1, Q’=0
Questo stato è conosciuto come stato RESET.
In entrambi gli stati potete vedere che le uscite sono solo complimenti l’una dell’altra e che il valore di Q segue il valore del complimento di S.
S=0, R=0-Q=1, & Q’ =1
Se entrambi i valori di S e R sono passati a 0 è uno stato non valido perché i valori di entrambi Q e Q’ sono 1. Si suppone che siano complementari l’uno all’altro. Normalmente, questo stato deve essere evitato.
S=1, R=1-Q & Q’= Remember
Se entrambi i valori di S e R sono commutati a 1, allora il circuito ricorda il valore di S e R nel loro stato precedente.
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Clocked S-R Flip Flop
E’ chiamato anche Gated S-R flip flop.
I problemi con i flip flop S-R che usano NOR e NAND gate è lo stato non valido. Questo problema può essere superato usando un flip-flop SR bistabile che può cambiare le uscite quando certi stati non validi sono soddisfatti, indipendentemente dalla condizione degli ingressi Set o Reset. Per questo, un flip flop S-R temporizzato è stato progettato aggiungendo due porte AND ad un flip flop NOR Gate di base. Lo schema del circuito e la tabella della verità sono mostrati qui sotto.
Un impulso di clock è dato agli ingressi dell’AND Gate. Quando il valore dell’impulso di clock è ‘0’, le uscite di entrambi gli AND Gate rimangono ‘0’. Appena viene dato un impulso, il valore di CP diventa ‘1’. Questo fa sì che i valori di S e R passino attraverso il flip flop NOR Gate. Ma quando i valori di entrambi i valori S e R diventano ‘1’, il valore HIGH di CP fa sì che entrambi diventino ‘0’ per un breve momento. Non appena l’impulso viene rimosso, lo stato del flip flop diventa intermedio. Quindi uno dei due stati può essere causato, e dipende se l’ingresso set o reset del flip-flop rimane un ‘1’ più a lungo della transizione a ‘0’ alla fine dell’impulso. Così gli stati non validi possono essere eliminati.
D Flip Flop
Il diagramma del circuito e la tabella della verità sono dati qui sotto.
D flip flop è in realtà una leggera modifica del sopra spiegato flip-flop SR con clock. Dalla figura potete vedere che l’ingresso D è collegato all’ingresso S e il complemento dell’ingresso D è collegato all’ingresso R. L’ingresso D viene passato al flip flop quando il valore di CP è ‘1’. Quando CP è ALTO, il flip flop passa allo stato SET. Se è ‘0’, il flip flop passa allo stato CLEAR.
Per saperne di più sull’attivazione del flip flop clicca sul link qui sotto.
Dai un’occhiata: TRIGGERING DEI FLIP FLOPS
Dai un’occhiata: CIRCUITO MASTER-SLAVE FLIP FLOP
J-K Flip Flop
Lo schema del circuito e la tabella della verità di un J-K flip flop è mostrato qui sotto.
Un J-K flip flop può anche essere definito come una modifica del S-R flip flop. L’unica differenza è che lo stato intermedio è più raffinato e preciso di quello di un flip flop S-R.
Il comportamento degli ingressi J e K è lo stesso degli ingressi S e R del flip flop S-R. La lettera J sta per SET e la lettera K sta per CLEAR.
Quando entrambi gli ingressi J e K hanno uno stato HIGH, il flip-flop passa allo stato complementare. Quindi, per un valore di Q = 1, passa a Q=0 e per un valore di Q = 0, passa a Q=1.
Il circuito comprende due porte AND a 3 ingressi. L’uscita Q del flip flop viene restituita come feedback all’ingresso dell’AND insieme ad altri ingressi come K e l’impulso di clock. Così, se il valore di CP è ‘1’, il flip flop riceve un segnale CLEAR e con la condizione che il valore di Q era prima 1. Allo stesso modo l’uscita Q’ del flip flop è data come feedback all’ingresso dell’AND insieme ad altri ingressi come J e l’impulso di clock. Così l’uscita diventa SET quando il valore di CP è 1 solo se il valore di Q’ era prima 1.
L’uscita può essere ripetuta nelle transizioni una volta che sono state compliate per J=K=1 a causa del collegamento di feedback nel flip-flop JK. Questo può essere evitato impostando una durata inferiore al ritardo di propagazione attraverso il flip-flop. La restrizione sulla larghezza dell’impulso può essere eliminata con una costruzione master-slave o edge-triggered.
T Flip Flop
Questa è una versione molto più semplice del flip flop J-K. Entrambi gli ingressi J e K sono collegati insieme e quindi sono anche chiamati flip flop J-K a ingresso singolo. Quando l’impulso di clock viene dato al flip flop, l’uscita inizia a commutare. Anche qui la restrizione sulla larghezza dell’impulso può essere eliminata con una costruzione master-slave o edge-triggered. Date un’occhiata al circuito e alla tabella di verità qui sotto.
