この記事ではデジタル電子回路で使われる様々な種類のフリップフロップについて学びましょう。
デジタル・エレクトロニクスにおける基本的なフリップフロップ
この記事では、S-R フリップフロップ、J-K フリップフロップ、D フリップフロップ、T フリップフロップなどの基本的なフリップフロップ回路を、真理値表とそれに対応する回路シンボルと共に取り扱います。 5061>
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Flip Flopは実は論理ゲートの応用製品なんです。 ブール論理の助けを借りて、メモリを作ることができます。 フリップフロップは、ランダム・アクセス・メモリの最も基本的な考え方とも言えます。 論理ゲートが正しく設計されていれば、ある入力値が与えられると、その値を記憶して実行します。 フリップフロップの応用は、よりよい電子回路の設計に役立ちます。
フリップフロップの最も一般的な応用は、フィードバック回路の実装です。 メモリはフィードバックの概念に依存しているため、フリップフロップはその設計に使用することができます。 5061>
- The basic Flip Flop or S-R Flip Flop
- Delay Flip Flop
- J-K Flip Flop
- T Flip Flop
S-R Flop
The SET-RESET Flop is designed with two NOR gates and also two NAND gates.これはNANDゲートが使われたフリップフロップである。 5061>
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S-R Flip Flop using NOR Gate
このフリップフロップは、SET と RESET という 2 つの入力を備えています。 また、QとQ’の2つの出力があります。 5061>
図から、フリップフロップは主に4つの状態を持っていることが分かります。 5061>
S=1, R=0-Q=1, Q’=0
この状態はSET状態とも呼ばれます。
S=0, R=1-Q=0, Q’=1
この状態はリセット状態と呼ばれます。
どちらの状態でも、出力は互いに補完しあっていて、Qの値がSの値に従っていることがわかります。
S=0, R=0-Q & Q’ = Remember
SとRの値が両方とも0に切り替わった場合、回路は以前の状態でのSとRの値を記憶します。
S=1, R=1-Q=0, Q’=0
これはQとQ’が両方とも0なので無効な状態であり、彼らは互いに補完し合うはずの値なのです。 5061>
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NAND Gateを用いたS-Rフリップフロップ
NANDゲートを用いたS-Rフリップフロップの回路とその真理値表を以下に示します。 5061>
S=1, R=0-Q=0, Q’=1
この状態はSET状態とも呼ばれます。
S=0, R=1-Q=1, Q’=0
この状態はRESET状態とも呼ばれています。
どちらの状態でも、出力は互いに補完し合っており、Qの値はSの補完値に従います。
S=0, R=0-Q=1, & Q’ =1
SとRの値を両方とも0に切り替えると、QとQ’は両方とも1になっているので無効な状態になっています。 本来は互いに補完し合う関係にあるはずです。 5061>
S=1, R=1-Q & Q’= Remember
SとRの値を両方とも1に切り替えると、回路は前の状態のSとRの値を記憶します。
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Clocked S-R Flip Flop
Gated S-R Flip Flopとも呼ばれます。
NORゲートやNANDゲートによるS-R Flopの問題は、無効状態であることです。 この問題は、Set入力とReset入力のどちらかの状態に関係なく、ある無効な状態が満たされたときに出力を変更できる双安定なSRフリップフロップを使用することで克服することができます。 そこで、基本的なNOR Gateフリップフロップに2つのANDゲートを追加したクロックドS-Rフリップフロップを設計しました。 回路図と真理値表を以下に示します。
ANDゲートの入力にクロック・パルスが与えられます。 クロックパルスの値が’0’のとき、両方のANDゲートの出力は’0’のままです。 パルスが与えられると同時にCPの値は’1’になります。 これにより、SとRの値はNOR Gateフリップフロップを通過するようになります。 しかし、SとRの値がともに’1’になると、CPの値がHIGHになることで両者が一瞬’0’になってしまうのです。 パルスを取り除くとすぐにフリップフロップの状態は中間となります。 このように、2つの状態のどちらかが発生する可能性があり、それはフリップフロップのセット入力またはリセット入力が、パルス終了時に’0’に移行するよりも長く’1’を維持するかどうかに依存します。 5061>
D Flip Flop
回路図と真理値表を以下に示します。
D Flopは、上で説明したクロックドSRフリップフロップを少し変更したものです。 図から、D入力がS入力に接続され、D入力の補数がR入力に接続されていることがわかります。 D入力は、CPの値が’1’のときにフリップフロップに渡されます。 CPがHIGHのとき、フリップフロップはSET状態に移行します。 CPが’0’の場合、フリップフロップはCLEAR状態に移ります。
フリップフロップのトリガについてもっと知りたい方は、以下のリンクをクリックしてください。
TAKE A LOOK : TRIGGERING OF FLIP FLOPS
TAKE A LOOK : MASTER-SLAVE FLIP FLOP CIRCUIT
J-K Flip Flop
J-K フリップフロップの回路図と真理値表は、下のとおりです。
J-K Flip FlopもS-R Flopを改良したものと定義することができる。 5061>
入力JとKの動作は、S-RフリップフロップのSとRの入力と同じです。 JはSET、KはCLEARを表します。
入力JとKの両方がHIGHのとき、フリップフロップは補集合状態に切り替わります。 つまり、Q=1のときはQ=0に、Q=0のときはQ=1に切り替わります。
この回路には、3入力のANDゲートが2つ含まれています。 フリップフロップの出力Qは、Kやクロックパルスなどの他の入力とともに、ANDの入力にフィードバックとして戻される。 つまり、CPの値が’1’であれば、フリップフロップはCLEAR信号を受け取り、Qの値がそれ以前に1であったという条件で、CLEAR信号を受け取ります。 同様に、フリップフロップの出力Q’は、Jやクロックパルスなどの他の入力とともに、ANDの入力にフィードバックされます。 5061>
JKフリップフロップのフィードバック接続により、一旦J=K=1で補完された出力が遷移を繰り返す場合があります。 これは、フリップフロップの伝搬遅延時間よりも短い時間を設定することで回避することができます。 5061>
T Flip Flop
J-Kフリップフロップをよりシンプルにしたものです。 J入力とK入力が一緒に接続されているため、1入力J-Kフリップフロップとも呼ばれます。 クロックパルスが与えられると、出力がトグルし始めます。 ここでも、マスタースレーブやエッジトリガー構成にすることで、パルス幅の制約をなくすことができます。 5061>
の回路と真理値表を見てみましょう。