LPDDR

新しい JEDEC 規格 JESD209-2E ではより劇的に改訂した低電力 DDR インターフェイスが定義されました。 DDR1 または DDR2 SDRAM とは互換性がなく、

• LPDDR2-S2: 2n プリフェッチ メモリ (DDR1 と同様)、
• LPDDR2-S4: 4n プリフェッチ メモリ (DDR2 と同様)、
• LPDDR2-N: NAND フラッシュ メモリに対応します。

低消費電力状態は、基本的な LPDDR と同様ですが、いくつかのパーシャル アレイ リフレッシュ オプションが追加されています。

LPDDR-200 から LPDDR-1066 (100 ～ 533 MHz のクロック周波数) までタイミング パラメーターが指定されています。 コマンドは、プリチャージとバーストターミネイトのオペコードの再割り当てを除いて、通常の SDRAM と同様です。

H

-＜4243＞プリチャージ

l

（※順不同、以下同様Nのみ）

L

の場合、

。

LPDDR2/LPDDR3 コマンドエンコーディング

CK		CA0 (RAS)	CA1 (Cas)	CA2 (We)	CA3	CA4	CA5	CA6	CA7	CA8	CA9		操作
		H	H	–							H nop
↘		–
		H	l	H	–					全バンクプリチャージ
↘		–
H		H		h	l	–		ba0	ba1	ba2	プリチャージワンバンク
↘		–
		H	HL	H	A30	A31	A32	BA0	BA1	BA2	Preactive （LPDDR2-）		A30	BA1	BA2	A32
↘		A20	A21	A22	A23	A24	A25	A26	A27	A28			A29
		H	L	L	–						バースト終了
↘		–
		H	H	reserved		C1	C2	BA0	BA1	BA2	Read (AP=auto-Automatic)プリチャージ）
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10			C11
		H	L	reserved		C1	C2	BA0	BA1	BA2	ライト （AP=autoプリチャージ）
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10			C11		L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2	Activate (R0-14=Row) アドレス）
↘		R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
		L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2		Activate （LPDDR2-） Nのみ）
↘		A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
		L	H	–						Refresh all banks (LPDDR2-)リフレッシュSxのみ）
↘		–
		L	H	L	–						1バンクリフレッシュ （ラウンド-ラウンドロビンアドレッシング）
↘		–
		L	L	H	MA0	MA1	MA2	MA3	MA4	MA5	モードレジスタリード （MA0-7＝アドレス）
↘MA6		MA7	–
		L	LL	L	MA0	MA1	MA2	MA3	MA4	MA0MA5	モードレジスタ書き込み （OP0-7=Data）
		MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6			OP7

列アドレスビットC0は決して転送されません。 であり、ゼロであると仮定されます。

LPDDR2 には、アクティブ ローのチップ セレクト (ハイの場合、すべてが NOP) とクロック イネーブル CKE 信号もあり、これらは SDRAM のように動作します。 また、SDRAM と同様に、CKE が最初にドロップされるサイクルで送信されるコマンドによって、パワーダウン状態が選択されます。

• チップがアクティブである場合、その場でフリーズします。
• コマンドがリフレッシュコマンド（CA0-2 = LLH）の場合、チップはセルフリフレッシュ状態になります。
• コマンドがバーストターミネイト（CA0-2 = HHL）の場合、チップは深いパワーダウンの状態になります。 (

モードレジスタは、従来のSDRAMに比べて大幅に拡張され、8ビットのアドレス空間を持ち、読み出しが可能です。 4Gビット以下のS2デバイス、1Gビット以下のS4デバイスは4バンクのみです。

不揮発性メモリデバイスは、リフレッシュコマンドを使用せず、プリチャージコマンドをアドレスビットA20以上の転送に再割り当てしています。 下位ビット（A19以下）は、続くActivateコマンドで転送されます。 これにより、メモリアレイから選択された行が4または8（BAビットで選択）の行データバッファのいずれかに転送され、Readコマンドで読み出すことができるようになります。 DRAMとは異なり、バンクアドレスビットはメモリアドレスの一部ではないので、どのアドレスでもどの行データバッファに転送することができます。 行データ・バッファの長さは、メモリの種類によって、32バイトから4096バイトまでとなります。 32 バイトより大きい行は、Activate コマンドの低次アドレス・ビットの一部を無視します。 4096バイトより小さい行は、Readコマンドの高次アドレス・ビットのいくつかを無視します。

不揮発性メモリは、行データ・バッファへのWriteコマンドをサポートしません。 その代わり、特殊なアドレス領域にある一連の制御レジスタが Read および Write コマンドをサポートし、メモリ アレイの消去と書き込みに使用できます。

LP-DDR3Edit

2012年5月に、JEDEC は JESD209-3 低電力メモリ デバイス規格を発表しました。 LPDDR2と比較して、LPDDR3は、より高いデータレート、より高い帯域幅と電力効率、より高いメモリ密度を提供します。 LPDDR3 は 1600 MT/s のデータレートを達成し、ライトレベリング、コマンド/アドレストレーニング、オプションのオンダイターミネーション（ODT）、低 I/O キャパシタンスといった主要な新技術を利用しています。 LPDDR3 は、パッケージ オン パッケージ (PoP) とディスクリート パッケージの両方をサポートします。

コマンド エンコーディングは LPDDR2 と同じで、10 ビット ダブル データ レートの CA バスを使用します。 しかし、この規格は 8n-prefetch DRAM のみを規定し、フラッシュ メモリ コマンドは含まれていません。

LPDDR3 を使用する製品には、2013 MacBook Air、iPhone 5S、iPhone 6、Nexus 10、Samsung Galaxy S4 (GT-I9500) および Microsoft Surface Pro 3 が含まれています。 LPDDR3は2013年に主流となり、800 MHz DDR（1600 MT/s）で動作し、2011年のPC3-12800ノートブック用メモリ（帯域幅12.8 GB/s）に匹敵する帯域幅を提供します。 この帯域幅を実現するためには、コントローラにデュアルチャネルメモリを実装する必要があります。 たとえば、Exynos 5 Dual や 5 Octa がこれに該当する。

LPDDR3e と呼ばれる仕様の「強化」バージョンでは、データレートが 2133 MT/s にまで向上している。 Samsung Electronicsは、最大2133MT/sのデータ転送が可能な4ギガビット20nmクラスのLPDDR3モジュールを初めて発表し、800MT/sの性能しかない古いLPDDR2の2倍以上の性能を実現した。 各メーカーのさまざまなSoCも、800 MHz LPDDR3 RAMをネイティブでサポートしています。 LP-DDR4Edit

2012年3月14日、JEDECは、将来のモバイル機器の要件がLPDDR4などの次期規格をどのように推進するかを探る会議を開催した。 2013年12月30日、サムスンは、3,200MT/sでデータを伝送できる20nmクラスの8ギビット（1GiB）LPDDR4を初めて開発したと発表し、最速のLPDDR3より50％高い性能を実現し、1.1ボルトで約40％少ない消費電力を実現した

2014年8月25日、JEDECはLPDDR4 Low Power Memory Device Standard JESD209-4を発表した。

重要な変更点は以下の通りです。

• インターフェース速度の倍増、I/O規格をLVSTL（低電圧スイング終端ロジック）に変更するなど、それに伴う多数の電気的変更
• 内部プリフェッチサイズの倍増などがある。 および最小転送サイズ
• 10 ビット DDR コマンド/アドレス バスから 6 ビット SDR バスへの変更
• 1 つの 32 ビット幅バスから 2 つの独立した 16 ビット幅バスへの変更
• CKE ラインによる制御ではなく、専用コマンドによってセルフリフレッシュが有効

SDRAM パッケージには 2 つの独立した 16 ビット アクセス チャネルがあり、パッケージあたり最大 2 つのダイにそれぞれ接続されることが規定されました。 各チャネルは 16 データビット幅で、独自の制御/アドレスピンを持ち、8 バンクの DRAM にアクセスすることが可能です。 したがって、パッケージは、

• データ ラインと制御は 16 ビット データ バスに並列接続し、チップ セレクトのみチャネルごとに独立して接続する、という 3 通りの方法で接続できます。
• 32ビット幅のデータ・バスの半分と、チップ・セレクトを含むコントロール・ラインを並列に接続。

各ダイは4、6、8、12または16ジビットのメモリを提供し、各チャネルに半分ずつ接続します。 したがって、各バンクはデバイスサイズの16分の1です。 これを適切な数（16Ki～64Ki）の16384ビット（2048バイト）行に編成します。 24 および 32 ジビットへの拡張が計画されていますが、行数、幅、バンク数のいずれを増やすかは未定です。

倍幅（4 チャネル）およびチャネルのペアごとに最大 4 ダイ（パッケージあたり合計 8 ダイ）の大型パッケージも定義されています。 バーストは 64 ビット境界で開始しなければなりません。

以前の規格よりもクロック周波数が高く、最小バースト長が長いため、コマンド/アドレス バスがボトルネックになることなく、制御信号をより高度に多重化することが可能です。 LPDDR4では、制御ラインとアドレス・ラインを6ビットのシングル・データ・レートのCAバスに多重化します。 コマンドには 2 クロックサイクルが必要で、アドレスをエンコードする操作 (例: 列のアクティブ化、列の読み取りまたは書き込み) には 2 コマンドが必要です。 例えば、アイドル状態のチップから読み出しを要求するには、4つのコマンドを8クロックサイクルで実行する必要があります。 Activate-1, Activate-2, Read, CAS-2.

チップセレクトライン（CS）は、アクティブハイです。 コマンドの最初のサイクルは、チップセレクトがHighであることで識別され、2番目のサイクルではLowになります。

CA4

L L L

L L H

[72

L

（予約） –

–

–

– H –

–

LPDDR4 コマンドエンコーディング。151

第1サイクル（CS=H）							第2サイクル（CS=L）							操作
CA5	CA3	CA2	CA1	CA0	CA5
L	L	–						操作なし
H	LL	L	L	0	OP4	OP3	OP2	OP1	1	マルチプル汎用コマンド
AB	H	L	L	–			BA2	BA1	BA0	プリチャージ（AB=全バンク）
AB	L	H	L	–			BA2	BA1	BA0	リフレッシュ（AB=全バンク）。
–	H	L	–						Self-Japanリフレッシュエントリ
BL	L	H	L	L	AP	C9	–	BA2	BA1	BA0	Write-Japan1 (+CAS-))2)
–	H	L	H	L	–						Self->	L		L	L	H	L
0	L	H	L	L	AP	C9	–	BA2	BA1	BA0	Masked Write-。1 (+CAS-2)
–	H	L	–						（予約）
BL	L	H	H	HH4243	L	H	L	AP	C9	–	BA2	BA1		BA0	リード-	BA1
C8	H	L	H	L	c7	c6	c5	c4	c3	c2	cas->	C6		c2	C6	cas->	c7
–		H	L	–						（予約）
OP7	L	L	H	L	MA5	MA3	MA2	MA1	MA0	Mode Register Write-	H	MA4＜4243>			MA0＜4243>	モードレジスタ書き込み1と-2 MA=Address, OP=Data
OP6	H	L	H	HL	OP5	OP4	OP3	OP2	OP1		OP0
–	L	H	MA5	H	H	H	L	H	H	H4243	MA4	MA3		MA2	MA1	MA0	Mode Register Read(+CAS-)2)
–	H	H	L	–						（予約）
R15	H	H	H	H	H	H	H	H R14	R13	R12	L	H		R11	R10	R16	BA2	BA1	BA0	Activate- （※）。1 と -2
R9	R8	R7	R6	H	H	R5	R4	R3	R2	R1	R0

The CAS- …… 続きを読む2 コマンドは、データバスを介して転送を行う全てのコマンドの後半として使用されます。 であり、下位のカラムアドレスビットを提供する。

• 読み出しコマンドは、4の倍数のカラム・アドレスで開始する必要があり、非ゼロのC0またはC1アドレス・ビットをメモリに伝達するための規定はありません。
• ライトコマンドは、16の倍数であるカラムアドレスから開始しなければなりません。
• モードレジスタリードといくつかの多目的コマンドは、CAS-2コマンドを続けないといけませんが、すべてのカラムビットは0（ロー）でなければなりません。

バースト長は、16、32、または読み取りおよび書き込み動作のBLビットで動的に選択できるように構成できます。

1つのDMI（データ・マスク/反転）信号は、各8データ回線に関連付けられ、データ転送中にハイに駆動するビット数を最小限にするために使用することが可能です。 Highのとき、他の8ビットは送信側と受信側の両方で補完されます。 バイトに5ビット以上の1ビットが含まれる場合、DMI信号は3本以下のデータラインと共にハイに駆動することができます。 信号線はLowで終端されるため、消費電力を削減できます。

（DMIを使用して、転送ごとにトグルするデータ線の数を最大4本に制限する別の使用法では、クロストークを最小限に抑えることができます。 これは、書き込み時にメモリ コントローラーによって使用されるかもしれませんが、メモリ デバイスではサポートされていません)

データ バスの反転は、読み取りと書き込みで別々に有効にすることができます。

• DBI on writesが無効の場合、DMIのハイレベルは、対応するデータ・バイトが無視され書き込まれないことを示します
• DBI on writesが有効の場合、5ビット以上設定されているデータ・バイトと組み合わせたDMIのローレベルは、無視されて書き込まれないデータ・バイトを示します
• このような動作は、DMI信号が有効になった場合です。

LPDDR4 には、隣接する行の「ロー ハンマー」による破損を回避するための「ターゲット行リフレッシュ」メカニズムも含まれています。 3 つのアクティブ/プリチャージ シーケンスの特別なシーケンスにより、デバイスが指定したしきい値 (リフレッシュ サイクルあたり 200,000 ～ 700,000) より頻繁にアクティブになった行が指定されます。 153-54

LP-DDR4XEdit

Samsung SemiconductorはLPDDR4Xと呼ばれるLPDDR4の亜種を提案した。11 LPDDR4XはLPDDR4と同じだが、I/O電圧（Vddq）を1.1 Vから0.6 Vに下げてさらに電力を節約した。 2017年1月9日、SK Hynixは8GiBと16GiBのLPDDR4Xパッケージを発表した。 JEDECは2017年3月8日にLPDDR4Xの規格を発表した。 電圧の低下以外にも、小型アプリケーション向けのシングルチャンネル・ダイ・オプション、新しいMCP、PoP、IoTパッケージ、最高速度グレード4266MT/sの追加定義とタイミングの改善などが追加されています。

LP-DDR5Edit

2019年2月19日、JEDECはJESD209-5「LPDDR5（Low Power Double Data Rate 5）」の規格を発表しました。

サムスンは2018年7月にLP-DDR5チップのワーキングプロトタイプがあると発表しています。 LPDDR5では、以下の変更が導入されます：

• データ転送速度が6400MT/sに増加します。
• 差動クロックを採用
• プリフェッチは再び2倍にならず、16nのまま
• バンク数は16に増え、DDR4と同様の4バンクグループに分割
• 省電力性の向上
• 。
  • Data-Copy および Write-X (all one or all zero) コマンドによるデータ転送量の減少
  • Dynamic frequency and voltage scaling
• WCK & Read Strobe (RDQS) という新しいクロックアーキテクチャ

Intel Tiger Lake および Snapdragon 888 メモリコントローラで LPDDR5 をサポートします。