Neste artigo, vamos aprender sobre os diferentes tipos de flip flops usados em eletrônica digital.
Basic Flip Flops in Digital Electronics
Este artigo trata dos circuitos básicos de flip flop como S-R Flip Flop, J-K Flip Flop, D Flip Flop, e T Flip Flop juntamente com tabelas de verdade e seus correspondentes símbolos de circuito.
Antes de ir ao tópico é importante que você conheça seus conceitos básicos. Clique nos links abaixo para mais informações.
TALHE UM OLHAR : BOOLEAN LOGIC
TALHE UM OLHAR : LOGIC GATES
TALHE UM OLHAR : HALF ADDER AND FULL ADDER
Flip flops são na verdade uma aplicação de portões lógicos. Com a ajuda da lógica Booleana você pode criar memória com eles. Os flops também podem ser considerados como a ideia mais básica de uma Memória de Acesso Aleatório . Quando um determinado valor de entrada é dado a eles, eles serão lembrados e executados, se os portões lógicos forem projetados corretamente. Uma aplicação mais elevada de “flip flops” é útil no desenho de melhores circuitos electrónicos.
A aplicação mais utilizada de “flip flops” é na implementação de um circuito de feedback. Como a memória se baseia no conceito de realimentação, os chinelos de dedo podem ser usados para projetá-lo.
Existem principalmente quatro tipos de chinelos de dedo que são usados em circuitos eletrônicos. Eles são
- O Flip Flop básico ou S-R Flip Flop
- Delay Flip Flop
- J-K Flip Flop
- T Flip Flop
S-R Flip Flop
O Flip Flop SET-RESET foi projetado com a ajuda de dois portões NOR e também dois portões NAND. Estes flip flops são também chamados de S-R Latch.
-
S-R Flip Flop usando NOR Gate
O desenho de tal flip flop inclui duas entradas, chamadas SET e RESET . Existem também duas saídas, Q e Q’. A tabela do diagrama e da verdade é mostrada abaixo.
Do diagrama é evidente que o flip flop tem principalmente quatro estados. Eles são
S=1, R=0-Q=1, Q’=0
Este estado também é chamado de SET state.
S=0, R=1-Q=0, Q’=1
Este estado é conhecido como RESET state.
Em ambos os estados você pode ver que as saídas são apenas elogios um do outro e que o valor de Q segue o valor de S.
S=0, R=0-Q & Q’ = Lembre-se
Se ambos os valores de S e R são mudados para 0, então o circuito lembra-se do valor de S e R no seu estado anterior.
S=1, R=1-Q=0, Q’=0
Este é um estado inválido porque os valores de ambos Q e Q’ são 0. Eles são supostos serem elogios um do outro. Normalmente este estado deve ser evitado.
-
S-R Flip Flop usando o NAND Gate
O circuito do flip flop S-R usando o NAND Gate e sua tabela de verdade é mostrada abaixo.
Tal como o flip flop S-R do NOR Gate, este também tem quatro estados. Eles são
S=1, R=0-Q=0, Q’=1
Este estado também é chamado de estado SET.
S=0, R=1-Q=1, Q’=0
Este estado é conhecido como estado RESET.
Em ambos os estados você pode ver que as saídas são apenas elogios um do outro e que o valor de Q segue o valor de elogio de S.
S=0, R=0-Q=1, & Q’ =1
Se ambos os valores de S e R são mudados para 0 é um estado inválido porque os valores de ambos Q e Q’ são 1. São supostos serem elogios um do outro. Normalmente, este estado deve ser evitado.
S=1, R=1-Q & Q’= Lembre-se
Se ambos os valores de S e R são comutados para 1, então o circuito lembra-se do valor de S e R no seu estado anterior.
-
Flip Flop S-R Clock
É também chamado Flip Flop S-R Gated.
Os problemas com os flops S-R usando NOR e NAND gate é o estado inválido. Este problema pode ser superado usando um flip-flop SR biestável que pode mudar as saídas quando certos estados inválidos são cumpridos, independentemente da condição das entradas Set ou Reset. Para isso, um flip-flop S-R relógio é projetado adicionando dois AND gates a um flip-flop básico NOR Gate. O diagrama de circuitos e a tabela de verdade é mostrada abaixo.
Um pulso de relógio é dado às entradas do portão AND. Quando o valor do pulso de relógio é ‘0’, as saídas de ambos os Portões AND permanecem ‘0’. Assim que um pulso é dado o valor de CP gira ‘1’. Isto faz com que os valores em S e R passem através do flip flop da porta NOR. Mas quando os valores de S e R passam a ‘1’, o ALTO valor de CP faz com que ambos passem a ‘0’ por um breve momento. Assim que o pulso é removido, o estado de flip flop se torna intermediário. Assim, qualquer um dos dois estados pode ser causado, e depende se a entrada ajustada ou resetada do flip-flop permanece um ‘1’ mais longo que a transição para ‘0’ no final do pulso. Assim os estados inválidos podem ser eliminados.
D Flip Flop
O diagrama de circuitos e a tabela de verdade é dada abaixo.
D flip flop é na verdade uma pequena modificação do acima explicado flip-flop do SR relógio. Pela figura pode-se ver que a entrada D está ligada à entrada S e o complemento da entrada D está ligado à entrada R. A entrada D é passada para o flip-flop quando o valor de CP é ‘1’. Quando o PC é ALTO, o flip flop passa para o estado SET. Se for ‘0’, o flip flop muda para o estado CLEAR.
Para saber mais sobre o disparo do flip flop clique no link abaixo.
TAKE A LOOK : TRIGGERING OF FLIP FLOPS
TAKE A LOOK : MASTER-SLAVE FLIP FLOP CIRCUIT
J-K Flip Flop
O diagrama de circuitos e a tabela de verdades de um J-K flip flop é mostrada abaixo.
A J-K flip flop também pode ser definido como uma modificação do S-R flip flop. A única diferença é que o estado intermediário é mais refinado e preciso que o de um flip flop S-R.
O comportamento das entradas J e K é igual ao das entradas S e R do flip flop S-R. A letra J significa SET e a letra K significa CLEAR.
Quando ambas as entradas J e K têm um estado ALTO, o flip-flop muda para o estado complementar. Assim, para um valor de Q = 1, ele muda para Q=0 e para um valor de Q = 0, ele muda para Q=1.
O circuito inclui duas entradas E portões de 3 entradas. A saída Q do flip flop é retornada como feedback para a entrada do AND juntamente com outras entradas como K e pulso de relógio . Então, se o valor de CP for ‘1’, o flip flop recebe um sinal CLEAR e com a condição de que o valor de Q seja anterior a 1. Da mesma forma, a saída Q’ do flip flop é dada como um feedback à entrada do AND juntamente com outras entradas como J e pulso de relógio . Então a saída torna-se SET quando o valor de CP é 1 somente se o valor de Q’ for anterior 1,
A saída pode ser repetida em transições uma vez que tenham sido elogiadas para J=K=1 por causa da conexão de realimentação no flip-flop JK. Isto pode ser evitado definindo uma duração de tempo inferior ao atraso de propagação através do flip-flop. A restrição na largura do impulso pode ser eliminada com uma construção master-slave ou edge-triggered.
T Flip Flop
Esta é uma versão muito mais simples do J-K flip-flop. Ambas as entradas J e K são ligadas entre si e por isso também são chamadas de um único flip flop de entrada J-K. Quando o pulso de relógio é dado ao flip flop, a saída começa a ser alternada. Aqui também a restrição na largura do pulso pode ser eliminada com uma construção master-slave ou edge-triggered. Veja a tabela de circuitos e verdades abaixo.
