În acest articol, să învățăm despre diferite tipuri de flip flop-uri utilizate în electronica digitală.
Basic Flip Flop-uri de bază în electronica digitală
Acest articol tratează circuitele flip flop de bază, cum ar fi Flip Flop S-R, Flip Flop J-K, Flip Flop D și Flip Flop T, împreună cu tabelele de adevăr și simbolurile de circuit corespunzătoare.
Înainte de a trece la acest subiect, este important să cunoașteți elementele de bază ale acestuia. Faceți clic pe linkurile de mai jos pentru mai multe informații.
Consultați: LOGICĂ BOOLEANĂ
Consultați: PORȚI LOGICE
Consultați: HALF ADDER ȘI FULL ADDER
Flip flop-urile sunt de fapt o aplicație a porților logice. Cu ajutorul logicii booleene se poate crea memorie cu ajutorul lor. Flip flopurile pot fi, de asemenea, considerate ca fiind cea mai elementară idee de bază a unei memorii cu acces aleatoriu . Atunci când li se dă o anumită valoare de intrare, acestea vor fi memorate și executate, dacă porțile logice sunt proiectate corect. O aplicație mai mare a flip flop-urilor este utilă în proiectarea unor circuite electronice mai bune.
Cea mai frecvent utilizată aplicație a flip flop-urilor este în implementarea unui circuit de reacție. Deoarece o memorie se bazează pe conceptul de feedback, flip flopurile pot fi utilizate pentru proiectarea acesteia.
Există în principal patru tipuri de flip flopuri care sunt utilizate în circuitele electronice. Acestea sunt
Flippul S-R
Flippul SET-RESET este proiectat cu ajutorul a două porți NOR și, de asemenea, două porți NAND. Aceste flip flop-uri se mai numesc și S-R Latch.
-
S-R Flip Flop using NOR Gate
Proiectarea unui astfel de flip flop include două intrări, numite SET și RESET . Există, de asemenea, două ieșiri, Q și Q’. Diagrama și tabelul de adevăr sunt prezentate mai jos.
Din diagramă este evident că flip flop-ul are în principal patru stări. Acestea sunt
S=1, R=0-Q=1, Q’=0
Această stare se mai numește și starea SET.
S=0, R=1-Q=0, Q’=1
Această stare este cunoscută sub numele de starea RESET.
În ambele stări se poate observa că ieșirile sunt doar complimente una față de cealaltă și că valoarea lui Q urmează valoarea lui S.
S=0, R=0-Q & Q’ = Remember
Dacă ambele valori ale lui S și R sunt comutate la 0, atunci circuitul își amintește valoarea lui S și R în starea lor anterioară.
S=1, R=1-Q=0, Q’=0
Aceasta este o stare invalidă deoarece valorile atât ale lui Q cât și ale lui Q’ sunt 0. Ele ar trebui să fie complimente una față de cealaltă. În mod normal, această stare trebuie evitată.
-
S-R Flip Flop folosind Poarta NAND
Circuitul flip flop-ului S-R folosind Poarta NAND și tabelul de adevăr al acestuia este prezentat mai jos.
Ca și flip flop-ul S-R cu Poarta NOR, și acesta are patru stări. Ele sunt
S=1, R=0-Q=0, Q’=1
Această stare se mai numește și starea SET.
S=0, R=1-Q=1, Q’=0
Această stare este cunoscută sub numele de starea RESET.
În ambele stări se poate observa că ieșirile sunt doar complimente una față de cealaltă și că valoarea lui Q urmează valoarea complementară a lui S.
S=0, R=0-Q=1, & Q’ =1
Dacă ambele valori ale lui S și R sunt comutate la 0, este o stare invalidă deoarece valorile lui Q și Q’ sunt 1. Ele ar trebui să fie complementare una față de cealaltă. În mod normal, această stare trebuie evitată.
S=1, R=1-Q & Q’= Remember
Dacă ambele valori ale lui S și R sunt comutate la 1, atunci circuitul își amintește valoarea lui S și R în starea lor anterioară.
-
Clocked S-R Flip Flop
Se mai numește și Gated S-R flip flop.
Problemele cu flip flopurile S-R care folosesc porțile NOR și NAND este starea invalidă. Această problemă poate fi depășită prin utilizarea unui flip-flop SR bistabil care poate schimba ieșirile atunci când sunt îndeplinite anumite stări invalide, indiferent de starea intrărilor Set sau Reset. Pentru aceasta, se proiectează un flip flop S-R sincronizat prin adăugarea a două porți AND la un flip flop de bază cu poartă NOR. Diagrama circuitului și tabelul de adevăr sunt prezentate mai jos.
Un impuls de ceas este dat la intrările porții AND. Când valoarea impulsului de ceas este „0”, ieșirile ambelor porți AND rămân „0”. De îndată ce se dă un impuls, valoarea CP devine ‘1’. Acest lucru face ca valorile de la S și R să treacă prin flip flop-ul porții NOR. Dar atunci când valorile S și R devin „1”, valoarea HIGH a CP face ca ambele valori să devină „0” pentru o scurtă perioadă de timp. Imediat ce impulsul este eliminat, starea flip flop-ului devine intermediară. Astfel, oricare dintre cele două stări poate fi cauzată și depinde dacă intrarea de setare sau de resetare a flip-flop-ului rămâne la „1” mai mult timp decât tranziția la „0” la sfârșitul impulsului. Astfel, stările invalide pot fi eliminate.
D Flip Flop
Schema de circuit și tabelul de adevăr sunt prezentate mai jos.
Flippul D este de fapt o ușoară modificare a flip-flop-ului SR cu ceas explicat mai sus. Din figură se poate observa că intrarea D este conectată la intrarea S, iar complementul intrării D este conectat la intrarea R. Intrarea D este transmisă la flip-flop atunci când valoarea CP este „1”. Atunci când CP este HIGH, flip flop-ul trece în starea SET. Dacă valoarea este ‘0’, flip flop-ul trece în starea CLEAR.
Pentru a afla mai multe despre declanșarea flip flop-ului, faceți clic pe link-ul de mai jos.
Consultați: declanșarea flip flop-urilor
Consultați: CIRCUITUL MASTER-SLAVE FLIP FLOP
J-K Flip Flop
Diagrama circuitului și tabelul de adevăr al unui flip flop J-K sunt prezentate mai jos.
Un flip flop J-K poate fi definit, de asemenea, ca o modificare a flip flop-ului S-R. Singura diferență este că starea intermediară este mai rafinată și mai precisă decât cea a unui flip flop S-R.
Comportamentul intrărilor J și K este același cu cel al intrărilor S și R din flip flop-ul S-R. Litera J reprezintă SET și litera K reprezintă CLEAR.
Când ambele intrări J și K au o stare HIGH, flip-flop-ul trece în starea de completare. Astfel, pentru o valoare de Q = 1, comută la Q=0 și pentru o valoare de Q = 0, comută la Q=1.
Circuitul include două porți AND cu 3 intrări. Ieșirea Q a flip flop-ului este returnată ca o reacție la intrarea AND împreună cu alte intrări precum K și impulsul de ceas . Astfel, dacă valoarea lui CP este „1”, flip flop-ul primește un semnal CLEAR și cu condiția ca valoarea lui Q să fi fost anterior 1. În mod similar, ieșirea Q’ a flip flop-ului este transmisă ca reacție la intrarea AND împreună cu alte intrări precum J și impulsul de ceas. Astfel, ieșirea devine SET atunci când valoarea lui CP este 1 numai dacă valoarea lui Q’ a fost mai devreme 1.
Ieșirea poate fi repetată în tranziții odată ce acestea au fost completate pentru J=K=1 datorită conexiunii de reacție din flip-flop-ul JK. Acest lucru poate fi evitat prin stabilirea unei durate de timp mai mici decât întârzierea de propagare prin flip-flop. Restricția asupra lățimii impulsului poate fi eliminată cu o construcție master-slave sau cu declanșare pe front.
T Flip Flop
Este o versiune mult mai simplă a flip flop-ului J-K. Ambele intrări J și K sunt conectate împreună și astfel sunt numite și flip flop J-K cu o singură intrare. Atunci când impulsul de ceas este dat flip flop-ului, ieșirea începe să se comute. Aici, de asemenea, restricția privind lățimea impulsului poate fi eliminată cu o construcție master-slave sau cu declanșare pe front. Aruncați o privire la circuitul și tabelul de adevăr de mai jos.
.