LPDDR

LP-DDR(1)Edit

DDR-ul original cu consum redus de energie (uneori numit retroactiv LPDDR1) este o formă ușor modificată de SDRAM DDR, cu mai multe modificări pentru a reduce consumul total de energie.

Cel mai semnificativ, tensiunea de alimentare este redusă de la 2,5 la 1,8 V. Economii suplimentare provin din reîmprospătarea compensată de temperatură (DRAM necesită o reîmprospătare mai puțin frecventă la temperaturi scăzute), auto-reîmprospătarea parțială a matricei și un mod „deep power down” care sacrifică tot conținutul memoriei. În plus, cipurile sunt mai mici, folosind mai puțin spațiu pe placă decât echivalentele lor nemobile. Samsung și Micron sunt doi dintre principalii furnizori ai acestei tehnologii, care este utilizată în dispozitive pentru tablete și telefoane, cum ar fi iPhone 3GS, iPad-ul original, Samsung Galaxy Tab 7.0 și Motorola Droid X.

LP-DDR2Edit

Un nou standard JEDEC JESD209-2E definește o interfață DDR cu consum redus de energie revizuită mai drastic. Aceasta nu este compatibilă cu SDRAM DDR1 sau DDR2, dar poate găzdui fie:

• LPDDR2-S2: memorie 2n prefetch (ca DDR1),
• LPDDR2-S4: memorie 4n prefetch (ca DDR2), sau
• LPDDR2-N: memorie nevolatilă (NAND flash).

Statele de joasă putere sunt similare cu LPDDR de bază, cu unele opțiuni suplimentare de reîmprospătare parțială a matricei.

Parametrii de temporizare sunt specificați pentru LPDDR-200 până la LPDDR-1066 (frecvențe de ceas de la 100 la 533 MHz).

Funcționând la 1,2 V, LPDDR2 multiplexează liniile de control și de adresă pe o magistrală CA de 10 biți cu viteză de date dublă. Comenzile sunt similare cu cele ale SDRAM-ului normal, cu excepția realocării codurilor operaționale de preîncărcare și de terminare a rafală:

.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

LPDDR2/LPDDR3 codificarea comenzilor

CK		CA0 (RAS)	CA1 (CAS)	CA1 (CAS)	CA2 (WE)	CA3	CA3	CA4	CA5	CA6	CA7	CA8	CA8	CA9		Operare
		H	H	H	H	H	–							NOP
↘		–
		H	H	H	L	H	H	–					Preîncărcați toate băncile
↘		–
		H	H	L	H	L	–		BA0	BA1	BA2	Preîncărcați o bancă
↘		–
		H	H	L	H	A30	A31	A32	BA0	BA1	BA2	Preactive (LPDDR2-N numai)
↘		A20	A21	A22	A23	A24	A25	A25	A26	A27	A28		A29
		H	H	H	L	L	L	–						Terminarea exploziei
↘		–
		H	L	H	reserved		C1	C2	BA0	BA1	BA2	Read (AP=auto-preîncărcare)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
		H	L	L	rezervat		C1	C2	BA0	BA1	BA2	Scrie (AP=auto-preîncărcare)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
		L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2	Activare (R0-14=Rândul address)
↘		R0	R1	R2	R3	R4	R4	R5	R6	R7	R13		R14
		L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2	Activare (LPDDR2-N numai)
↘		A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
		L	L	H	H	H	–						Refresh all banks (LPDDR2-Sx numai)
↘		–
		L	L	H	L	–						Reîmprospătează o bancă (Runda-robin addressing)
↘		–
		L	L	L	H	MA0	MA1	MA2	MA3	MA3	MA4	MA5	Lectura registrului de mod (MA0-7=Adresa)
↘		MA6	MA7	–
		L	L	L	L	L	MA0	MA1	MA2	MA3	MA4	MA4	MA4	MA5		Scrierea registrului de mod (OP0-7=Data)
↘		MA6	MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP4	OP5	OP6	OP7

Bit-ul de adresă de coloană C0 nu este niciodată transferat, și se presupune că este egal cu zero. Astfel, transferurile în rafală încep întotdeauna la adrese pare.

LPDDR2 are, de asemenea, un semnal de selectare a cipului activ-jos (când este ridicat, totul este un NOP) și un semnal de activare a ceasului CKE, care funcționează ca SDRAM. De asemenea, ca și SDRAM, comanda trimisă în ciclul în care CKE este prima dată scăzut selectează starea de deconectare:

• Dacă cipul este activ, acesta îngheață pe loc.
• Dacă comanda este un NOP (CS low sau CA0-2 = HHH), cipul este în inactivitate.
• Dacă comanda este o comandă de reîmprospătare (CA0-2 = LLH), cipul intră în starea de auto-reîmprospătare.
• Dacă comanda este o terminare în rafală (CA0-2 = HHL), cipul intră în starea de dezactivare profundă. (Este necesară o secvență completă de resetare la ieșire.)

Registrele de mod au fost mult extinse în comparație cu SDRAM-ul convențional, cu un spațiu de adrese pe 8 biți și cu posibilitatea de a le citi înapoi. Deși mai mici decât un EEPROM serial de detectare a prezenței, sunt incluse suficiente informații pentru a elimina necesitatea unuia.

Dispozitivele S2 mai mici de 4 Gbit și S4 mai mici de 1 Gbit au doar patru bănci. Acestea ignoră semnalul BA2 și nu suportă reîmprospătarea pe bancuri.

Dispozitivele de memorie nevolatilă nu utilizează comenzile de reîmprospătare și realocă comanda de preîncărcare pentru a transfera biții de adresă A20 și mai sus. Biții de ordin inferior (A19 și în jos) sunt transferați de o comandă de activare următoare. Aceasta transferă rândul selectat din matricea de memorie către unul dintre cele 4 sau 8 (selectate de biții BA) tampoane de date de rând, unde pot fi citite printr-o comandă Read. Spre deosebire de DRAM, biții de adresă de bancă nu fac parte din adresa de memorie; orice adresă poate fi transferată către orice buffer de date de rând. Un buffer de date de rând poate avea o lungime cuprinsă între 32 și 4096 octeți, în funcție de tipul de memorie. Rândurile mai mari de 32 de octeți ignoră unii dintre biții de adresă de ordin inferior din comanda Activare. Rândurile mai mici de 4096 de octeți ignoră unii dintre biții de adresă de ordin înalt din comanda Read (Citire).

Memoria nevolatilă nu acceptă comanda Write (Scriere) în tampoanele de date de rând. Mai degrabă, o serie de registre de control într-o regiune specială de adrese suportă comenzi de citire și scriere, care pot fi utilizate pentru a șterge și programa matricea de memorie.

LP-DDR3Edit

În mai 2012, JEDEC a publicat standardul JESD209-3 Low Power Memory Device Standard. În comparație cu LPDDR2, LPDDR3 oferă o rată de date mai mare, o lățime de bandă și o eficiență energetică mai mari și o densitate de memorie mai mare. LPDDR3 atinge o rată de transfer de date de 1600 MT/s și utilizează noi tehnologii cheie: nivelarea scrierii și instruirea comenzilor/adreselor, terminarea opțională on-die (ODT) și capacitate I/O redusă. LPDDR3 suportă atât tipurile de ambalare „package-on-package” (PoP), cât și pe cele discrete.

Codificarea comenzilor este identică cu LPDDR2, folosind o magistrală CA pe 10 biți cu viteză de date dublă. Cu toate acestea, standardul specifică doar 8n-prefetch DRAM și nu include comenzile pentru memoria flash.

Produsele care utilizează LPDDR3 includ MacBook Air 2013, iPhone 5S, iPhone 6, Nexus 10, Samsung Galaxy S4 (GT-I9500) și Microsoft Surface Pro 3. LPDDR3 a devenit mainstream în 2013, funcționând la 800 MHz DDR (1600 MT/s), oferind o lățime de bandă comparabilă cu memoria PC3-12800 pentru notebook-uri din 2011 (12,8 GB/s de lățime de bandă). Pentru a obține această lățime de bandă, controlerul trebuie să implementeze memoria dual-channel. De exemplu, acesta este cazul lui Exynos 5 Dual și 5 Octa.

O versiune „îmbunătățită” a specificației numită LPDDR3e crește rata de transfer a datelor la 2133 MT/s. Samsung Electronics a prezentat primele module LPDDR3 de 4 gigabiți din clasa de 20 nm, capabile să transmită date cu o viteză de până la 2133 MT/s, mai mult decât dublul performanței mai vechiului LPDDR2 care este capabil doar de 800 MT/s. Diverse SoC-uri de la diverși producători suportă, de asemenea, în mod nativ memoria RAM LPDDR3 de 800 MHz. Printre acestea se numără Snapdragon 600 și 800 de la Qualcomm, precum și unele SoC-uri din seriile Exynos și Allwinner.

LP-DDR4Edit

La 14 martie 2012, JEDEC a găzduit o conferință pentru a explora modul în care viitoarele cerințe ale dispozitivelor mobile vor determina viitoarele standarde, cum ar fi LPDDR4. La 30 decembrie 2013, Samsung a anunțat că a dezvoltat primul LPDDR4 de 8 gibibiți (1 GiB) de clasă 20 nm, capabil să transmită date la 3 200 MT/s, oferind astfel o performanță cu 50 % mai mare decât cel mai rapid LPDDR3 și consumând cu aproximativ 40 % mai puțină energie la 1,1 volți.

La 25 august 2014, JEDEC a publicat standardul JESD209-4 LPDDR4 Low Power Memory Device Standard.

Modificările semnificative includ:

• Dublarea vitezei interfeței și numeroase modificări electrice consecvente, inclusiv schimbarea standardului de I/O la logica cu tensiune joasă cu terminație oscilantă (LVSTL)
• Dublarea dimensiunii interne de prefetch, și dimensiunea minimă a transferului
• Schimbarea de la un autobuz de comandă/adresă DDR pe 10 biți la un autobuz SDR pe 6 biți
• Schimbarea de la un autobuz cu lățimea de 32 de biți la două autobuze independente cu lățimea de 16 biți
• Actualizarea automată este activată prin comenzi dedicate, în loc să fie controlată de linia CKE

Standardul definește pachetele SDRAM care conțin două canale de acces independente pe 16 biți, fiecare conectat la până la două matrițe pe pachet. Fiecare canal are o lățime de 16 biți de date, are proprii pini de control/adresă și permite accesul la 8 bancuri de DRAM. Astfel, pachetul poate fi conectat în trei moduri:

• Liniile de date și de control conectate în paralel la un magistrală de date pe 16 biți, și doar selectoarele de cip conectate independent pe canal.
• La două jumătăți ale unui autobuz de date cu o lățime de 32 de biți, iar liniile de control în paralel, inclusiv selectarea cipului.
• La două autobuze de date independente cu o lățime de 16 biți

Care cip furnizează 4, 6, 8, 12 sau 16 gibibiți de memorie, jumătate pentru fiecare canal. Astfel, fiecare bancă are o șaisprezecime din dimensiunea dispozitivului. Aceasta este organizată în numărul corespunzător (de la 16 Ki la 64 Ki) de rânduri de 16384 de biți (2048 de octeți). Este planificată extinderea la 24 și 32 gibibit, dar nu s-a decis încă dacă acest lucru se va face prin creșterea numărului de rânduri, a lățimii lor sau a numărului de bănci.

Sunt definite și pachete mai mari care oferă lățime dublă (patru canale) și până la patru matrițe pe pereche de canale (8 matrițe în total pe pachet).

Datele sunt accesate în rafale de 16 sau 32 de transferuri (256 sau 512 biți, 32 sau 64 de octeți, 8 sau 16 cicluri DDR). Burst-urile trebuie să înceapă pe limite de 64 de biți.

Din moment ce frecvența ceasului este mai mare și lungimea minimă a burst-ului mai mare decât standardele anterioare, semnalele de control pot fi multiplexate mai mult fără ca magistrala de comandă/adresă să devină un gât de gâtuire. LPDDR4 multiplexează liniile de comandă și de adresă pe o magistrală CA cu o singură rată de date pe 6 biți. Comenzile necesită 2 cicluri de ceas, iar operațiile care codifică o adresă (de exemplu, activarea rândului, citirea sau scrierea coloanei) necesită două comenzi. De exemplu, pentru a solicita o citire de la un cip inactiv sunt necesare patru comenzi care necesită 8 cicluri de ceas: Activare-1, Activare-2, Citire, CAS-2.

Linia de selectare a cipului (CS) este activă-înaltă. Primul ciclu al unei comenzi este identificat prin faptul că selectarea cipului este la nivel înalt; este la nivel scăzut în timpul celui de-al doilea ciclu.

.

.

.

.

.

.

.

.

.

.

.

.

.

.

Codificarea comenzilor LPDDR4:151

Primul ciclu (CS=H)							Secundul ciclu (CS=L)							Operație
CA5	CA4	CA3	CA2	CA1	CA0		CA5	CA4	CA3	CA2	CA1	CA0			CA5	CA4
L	L	L	L	L	L		L	–						Nici o operațiune
H	L	L	L	L	L		L	0	OP4	OP4	OP3	OP2	OP1	1	Multi-.comandă multifuncțională
AB	H	L	L	L	L		L	L	–			BA2	BA1	BA2	BA0	Preîncărcare (AB=toate băncile)
AB	L	H	L	L	L		–			BA2	BA1	BA0	Refresh (AB=toate băncile)
–	H	H	L	L	L		L	–						Self-refresh entry
BL	L	L	H	L	H		L	L	AP	C9	–	BA2	BA1	BA0	Scrieți-1 (+CAS-2)
–	H	L	H	L	L		L	–						Self-.refresh exit
0	L	H	H	L	L		L	L	AP	C9	–	BA2	BA1	BA0	Masked Write-1 (+CAS-2)
–	H	H	H	H	L		L	–						(rezervat)
BL	L	L	L	H	L		AP	C9	–	BA2	BA1	BA0	Read-1 (+CAS-2)
C8	H	L	L	H	H		L	C7	C6	C5	C4	C3	C3	C2	CA-2
–		H	L	H	L		–						(rezervat)
OP7	L	L	H	H	L		MA5	MA4	MA3	MA3	MA2	MA1	MA0	Mode Register Write-1 și -2 MA=Adresă, OP=Data
OP6	H	L	H	H	H		H	H	L	OP5	OP4	OP3	OP2		OP1	OP0
–	L	H	H	H	H		L	MA5	MA4	MA3	MA2	MA1	MA0	Registru de citire a modului (+CAS-)2)
–	H	H	H	H	H		L	–						(rezervat)
R15	R14	R13	R12	L	H		R11	R10	R16	BA2	BA1	BA0	Activate-1 și -2
R9	R8	R7	R6	H	H		H	R5	R4	R3	R2	R1		R0

Cazul CAS-.2 este utilizată ca a doua jumătate a tuturor comenzilor care efectuează un transfer pe magistrala de date, și furnizează biți de adresă de coloană de ordin inferior:

• Comenzile de citire trebuie să înceapă la o adresă de coloană care este un multiplu de 4; nu există nici o prevedere pentru comunicarea unui bit de adresă C0 sau C1 diferit de zero către memorie.
• Comenzile de scriere trebuie să înceapă pe o adresă de coloană care este un multiplu de 16; C2 și C3 trebuie să fie zero pentru o comandă de scriere.
• Comenzile de citire a registrului de mod și unele comenzi multifuncționale trebuie să fie, de asemenea, urmate de o comandă CAS-2, însă toți biții de coloană trebuie să fie zero (low).

Lungimea rafală poate fi configurată pentru a fi de 16, 32 sau selectabilă dinamic prin bitul BL al operațiilor de citire și scriere.

Un semnal DMI (data mask/invert) este asociat cu fiecare 8 linii de date și poate fi utilizat pentru a minimiza numărul de biți conduși la nivel înalt în timpul transferurilor de date. Atunci când sunt la nivel înalt, ceilalți 8 biți sunt completați atât de emițător cât și de receptor. Dacă un octet conține cinci sau mai mulți biți 1, semnalul DMI poate fi condus la nivel înalt, împreună cu trei sau mai puține linii de date. Deoarece liniile de semnal sunt terminate la nivel scăzut, acest lucru reduce consumul de energie.

(O utilizare alternativă, în care DMI este utilizat pentru a limita numărul de linii de date care se comută la fiecare transfer la cel mult 4, minimizează diafonia. Acest lucru poate fi utilizat de controlerul de memorie în timpul scrierilor, dar nu este suportat de dispozitivele de memorie.)

Inversia magistralei de date poate fi activată separat pentru citire și scriere. Pentru scrierile mascate (care au un cod de comandă separat), funcționarea semnalului DMI depinde de activarea sau nu a inversiunii de scriere.

• Dacă DBI la scriere este dezactivat, un nivel ridicat pe DMI indică faptul că octetul de date corespunzător trebuie ignorat și nu scris
• Dacă DBI la scriere este activat, un nivel scăzut pe DMI, combinat cu un octet de date cu 5 sau mai mulți biți setați, indică un octet de date care trebuie ignorat și nu scris.

LPDDR4 include, de asemenea, un mecanism de „reîmprospătare direcționată a rândurilor” pentru a evita corupția datorată „row hammer” pe rândurile adiacente. O secvență specială de trei secvențe de activare/preîncărcare specifică rândul care a fost activat mai des decât un prag specificat de dispozitiv (200.000 până la 700.000 pe ciclu de reîmprospătare). La nivel intern, dispozitivul reîmprospătează rândurile fizic adiacente mai degrabă decât pe cel specificat în comanda de activare.:153-54

LP-DDR4XEdit

Samsung Semiconductor a propus o variantă LPDDR4 pe care a numit-o LPDDR4X.:11 LPDDR4X este identic cu LPDDR4, cu excepția faptului că se economisește energie suplimentară prin reducerea tensiunii de intrare/ieșire (Vddq) la 0,6 V de la 1,1 V. La 9 ianuarie 2017, SK Hynix a anunțat pachete LPDDR4X de 8 și 16 GiB. JEDEC a publicat standardul LPDDR4X la 8 martie 2017. În afară de tensiunea mai mică, îmbunătățirile suplimentare includ o opțiune de matriță cu un singur canal pentru aplicații mai mici, noi pachete MCP, PoP și IoT, precum și îmbunătățiri suplimentare de definire și sincronizare pentru cel mai înalt grad de viteză de 4266 MT/s.

LP-DDR5Edit

La 19 februarie 2019, JEDEC a publicat JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

Samsung a anunțat că are prototipuri funcționale de cipuri LP-DDR5 în iulie 2018. LPDDR5 introduce următoarele modificări:

• Rata de transfer de date este crescută la 6400 MT/s.
• Se utilizează ceasuri diferențiale
• Prefetch-ul nu este din nou dublat, ci rămâne 16n
• Numărul de bănci este mărit la 16, împărțit în patru grupuri de bănci asemănătoare cu DDR4
• Ambunătățiri în ceea ce privește economia de energie:
  • Comenzile Data-Copy și Write-X (all one sau all zero) pentru a diminua transferul de date
  • Scalarea dinamică a frecvenței și a tensiunii
• O nouă arhitectură de sincronizare numită WCK & Read Strobe (RDQS)

Controlerul de memorie Intel Tiger Lake și Snapdragon 888 suportă LPDDR5.