I den här artikeln ska vi lära oss mer om olika typer av flip flops som används i digital elektronik.
Grundläggande flipflops i digital elektronik
Denna artikel behandlar de grundläggande flipflopkretsarna som S-R flipflop, J-K flipflop, D flipflop och T flipflop tillsammans med sanningstabeller och deras motsvarande kretsymboler.
För att gå vidare till ämnet är det viktigt att du får kunskap om dess grunder. Klicka på länkarna nedan för mer information.
Tillbaka till BOOLEAN LOGIC
Tillbaka till LOGIC GATES
Tillbaka till HALF ADDER OCH FULL ADDER
Flip flops är faktiskt en tillämpning av logiska grindar. Med hjälp av boolesk logik kan man skapa minnen med dem. Flip flops kan också betraktas som den mest grundläggande idén om ett Random Access Memory . När ett visst ingångsvärde ges till dem kommer de att komma ihåg och exekveras, om de logiska grindarna är utformade på rätt sätt. En högre tillämpning av flip flops är till hjälp vid utformningen av bättre elektroniska kretsar.
Den vanligaste tillämpningen av flip flops är vid genomförandet av en återkopplingskrets. Eftersom ett minne bygger på återkopplingskonceptet kan flipflops användas för att konstruera det.
Det finns huvudsakligen fyra typer av flipflops som används i elektroniska kretsar. De är
- Den grundläggande flipflop eller S-R flipflop
- Delay flipflop
- J-K flipflop
- T flipflop
S-R flipflop
Set-Reset-flipflopet är konstruerat med hjälp av två NOR-gates och även två NAND-gates. Dessa flip flops kallas också S-R Latch.
-
S-R Flip Flop using NOR Gate
Designen av en sådan flip flop inkluderar två ingångar, kallade SET och RESET . Det finns också två utgångar, Q och Q’. Diagrammet och sanningstabellen visas nedan.
Från diagrammet är det uppenbart att flip flopet huvudsakligen har fyra tillstånd. De är
S=1, R=0-Q=1, Q’=0
Detta tillstånd kallas också SET-tillståndet.
S=0, R=1-Q=0, Q’=1
Detta tillstånd kallas RESET-tillståndet.
I båda tillstånden ser man att utgångarna bara är komplimanger till varandra och att värdet på Q följer värdet på S.
S=0, R=0-Q & Q’ = Minns
Om båda värdena för S och R växlas till 0, minns kretsen värdet för S och R i deras tidigare tillstånd.
S=1, R=1-Q=0, Q’=0
Det här tillståndet är ogiltigt eftersom värdena för både Q och Q’ är 0. Det är meningen att de ska vara komplement till varandra. Normalt måste detta tillstånd undvikas.
-
S-R flip flop med hjälp av NAND Gate
Kretsen för S-R flip flop med hjälp av NAND Gate och dess sanningstabell visas nedan.
Likt S-R flip flopet med NOR Gate har även det här fyra tillstånd. De är
S=1, R=0-Q=0, Q’=1
Detta tillstånd kallas även SET-tillståndet.
S=0, R=1-Q=1, Q’=0
Detta tillstånd kallas RESET-tillståndet.
I båda tillstånden kan man se att utgångarna bara är komplement till varandra och att värdet på Q följer värdet på S.
S=0, R=0-Q=1, & Q’ =1
Om både värdena på S och R är omkopplade till 0 är det ett ogiltigt tillstånd eftersom värdena på både Q och Q’ är 1. De ska vara komplement till varandra. Normalt måste detta tillstånd undvikas.
S=1, R=1-Q & Q’= Remember
Om båda värdena för S och R växlas till 1 kommer kretsen ihåg värdet för S och R i deras tidigare tillstånd.
-
Klockad S-R flip flop
Den kallas också för en Gated S-R flip flop.
Problemen med S-R flip flops som använder NOR- och NAND-gate är det ogiltiga tillståndet. Detta problem kan övervinnas genom att använda en bistabil SR-flipflop som kan byta utgångar när vissa ogiltiga tillstånd är uppfyllda, oberoende av tillståndet för antingen Set- eller Reset-ingångarna. För detta konstrueras en klockad S-R-flipflop genom att lägga till två AND-gates till en grundläggande NOR-gate-flipflop. Kretsschemat och sanningstabellen visas nedan.
En klockpuls ges till AND-gatans ingångar. När värdet av klockpulsen är ”0” förblir utgångarna från båda AND-portarna ”0”. Så snart en puls ges blir värdet av CP ”1”. Detta gör att värdena vid S och R passerar genom NOR-gate-flipflopet. Men när värdena för både S och R blir ”1” får det höga värdet för CP båda att bli ”0” för en kort stund. Så snart pulsen tas bort blir flipfloptillståndet mellanliggande. Således kan något av de två tillstånden orsakas, och det beror på om flip-flopens set- eller reset-ingång förblir en ”1” längre än övergången till ”0” i slutet av pulsen. Således kan de ogiltiga tillstånden elimineras.
D flip-flop
Kretsdiagrammet och sanningstabellen ges nedan.
D flip-flop är faktiskt en liten modifiering av den ovan förklarade klockade SR-flip-flop. I figuren kan du se att D-ingången är ansluten till S-ingången och komplementet till D-ingången är anslutet till R-ingången. D-ingången skickas vidare till flipflopet när värdet på CP är ”1”. När CP är HIGH går flipflopet över till SET-tillståndet. Om värdet är ”0” går flipflopet över till CLEAR-tillståndet.
Om du vill veta mer om utlösningen av flipflopet klickar du på länken nedan.
Ta en titt på: utlösning av flipflopsen
Ta en titt på: MASTER-SLAVE FLIP FLOPSKRIKTUR
J-K flipflop
Kretsdiagrammet och sanningstabellen för en J-K flipflop visas nedan.
En J-K flip flop kan också definieras som en modifiering av S-R flip flop. Den enda skillnaden är att mellantillståndet är mer raffinerat och exakt än för en S-R flip flop.
Integningarna J och K beter sig på samma sätt som ingångarna S och R i S-R flip flop. Bokstaven J står för SET och bokstaven K står för CLEAR.
När både ingångarna J och K har ett HIGH-tillstånd övergår flip-flopet till komplementtillstånd. Så för ett värde av Q = 1 växlar den till Q=0 och för ett värde av Q = 0 växlar den till Q=1.
Kretsen innehåller två AND-gates med tre ingångar. Flipflopens utgång Q returneras som en återkoppling till AND-gatans ingång tillsammans med andra ingångar som K och klockpuls . Så om värdet av CP är ”1” får flipflopet en CLEAR-signal och med villkoret att värdet av Q tidigare var 1. På samma sätt ges utgången Q’ från flipflopet som återkoppling till AND:s ingång tillsammans med andra ingångar som J och klockpulsen . Så utgången blir SET när värdet på CP är 1 endast om värdet på Q’ tidigare var 1.
Utgången kan upprepas i övergångar när de har kompletterats för J=K=1 på grund av återkopplingsförbindelsen i JK-flipflopen. Detta kan undvikas genom att ställa in en tidslängd som är mindre än fortplantningsfördröjningen genom flip-flopet. Begränsningen av pulsbredden kan elimineras med en master-slave- eller flanktriggad konstruktion.
T flip-flop
Detta är en mycket enklare version av J-K flip-flop. Både J- och K-ingångarna är sammankopplade och kallas därför också för J-K-flipflop med en enda ingång. När en klockpuls ges till flipflopet börjar utgången att växla. Även här kan begränsningen av pulsbredden elimineras med en master-slave- eller kantstyrd konstruktion. Ta en titt på kretsen och sanningstabellen nedan.
.