LPDDR

LP-DDR(1)Edit

Den ursprungliga DDR med låg energiförbrukning (ibland retroaktivt kallad LPDDR1) är en något modifierad form av DDR SDRAM, med flera ändringar för att minska den totala energiförbrukningen.

Det viktigaste är att matningsspänningen minskas från 2,5 till 1,8 V. Ytterligare besparingar kommer från temperaturkompenserad uppdatering (DRAM behöver uppdateras mindre ofta vid låga temperaturer), partiell självuppdatering av matriser och ett ”djup nedsläckningsläge” som offrar allt minnesinnehåll. Dessutom är chipen mindre och tar mindre plats på kretskortet än sina icke-mobila motsvarigheter. Samsung och Micron är två av de största leverantörerna av denna teknik, som används i surfplattor och telefoner som iPhone 3GS, original iPad, Samsung Galaxy Tab 7.0 och Motorola Droid X.

LP-DDR2Edit

Samsung K4P4G154EC-FGC1 4 Gbit LPDDR2-chip

En ny JEDEC-standard JESD209-2E definierar ett mer dramatiskt reviderat DDR-gränssnitt med låg effekt. Det är inte kompatibelt med vare sig DDR1 eller DDR2 SDRAM, men kan rymma antingen:

  • LPDDR2-S2: 2n prefetchminne (som DDR1),
  • LPDDR2-S4: 4n prefetchminne (som DDR2), eller
  • LPDDR2-N: Icke-flyktigt minne (NAND flash).

Low-power-tillstånd liknar grundläggande LPDDR, med några ytterligare alternativ för partiell uppdatering av matriser.

Timingparametrar är specificerade för LPDDR-200 till LPDDR-1066 (klockfrekvenser på 100 till 533 MHz).

Vid 1,2 V multiplexerar LPDDR2 kontroll- och adresslinjerna på en CA-buss med 10 bitar med dubbel dataflöde. Kommandona liknar dem för normalt SDRAM, med undantag för omfördelningen av förladdnings- och bursttermineringsopkoderna:

.

>

>

LPDDR2/LPDDR3 kommandokodning
CK CA0
(RAS)
CA1
(CAS)
CA2
(WE)
CA3 CA4 CA5 CA6 CA7 CA8 CA9 Operation
H H H H NOP
H H L H H Förladdning av alla banker
H H H L H H L BA0 BA1 BA2 Förladdning av en bank
H H H L H A30 A31 A32 BA0 BA1 BA2 Preactive
(LPDDR2-N)
A20 A21 A22 A23 A24 A25 A25 A26 A27 A28 A29
H H L L Burst terminate
H L H reserved C1 C2 BA0 BA1 BA2 Read
(AP=auto-förladdning)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
H L L reserved C1 C2 BA0 BA1 BA2 Write
(AP=auto-förladdning)
AP C3 C4 C5 C6 C7 C8 C9 C10 C11
L H R8 R9 R10 R11 R12 BA0 BA1 BA2 Aktivera
(R0-14=Rad adress)
R0 R1 R2 R3 R4 R5 R6 R7 R13 R14
L H A15 A16 A17 A18 A19 BA0 BA1 BA2 Aktivera
(LPDDR2-N endast)
A5 A6 A7 A8 A9 A10 A11 A12 A13 A14
L L H H Förny alla banker
(LPDDR2-Sx only)
L L H L Förny en bank
(Round-robinadressering)
L L L H MA0 MA1 MA2 MA3 MA3 MA4 MA5 Läsning av lägesregister
(MA0-7=adress)
MA6 MA7
L L L L L MA0 MA1 MA2 MA3 MA4 MA4 MA5 Skrivning av lägesregister
(OP0-7=Data)
MA6 MA7 OP0 OP1 OP2 OP3 OP4 OP5 OP6 OP7

Kolumnadressbit C0 överförs aldrig, och antas vara noll. Burstöverföringar börjar alltså alltid vid jämna adresser.

LPDDR2 har också en aktiv-låg chip select-signal (när den är hög är allting en NOP) och en klockaktiveringssignal CKE, som fungerar som SDRAM. Liksom SDRAM väljer kommandot som sänds under den cykel där CKE först släpps ner strömmen tillståndet för avstängning:

  • Om chipet är aktivt fryser det på plats.
  • Om kommandot är en NOP (CS låg eller CA0-2 = HHHH), går chipet på tomgång.
  • Om kommandot är ett uppdateringskommando (CA0-2 = LLH) går chipet in i självuppdateringstillstånd.
  • Om kommandot är en burstterminering (CA0-2 = HHL) går chipet in i djupt avstängningstillstånd. (En fullständig återställningssekvens krävs när man lämnar.)

Lägesregistren har utökats kraftigt jämfört med konventionellt SDRAM, med ett 8-bitars adressutrymme och möjlighet att läsa tillbaka dem. Även om de är mindre än en EEPROM för seriell närvarodetektering ingår tillräckligt med information för att eliminera behovet av en sådan.

S2-enheter som är mindre än 4 Gbit och S4-enheter som är mindre än 1 Gbit har endast fyra banker. De ignorerar BA2-signalen och har inte stöd för uppdatering per bank.

Enheter med icke-flyktiga minnen använder inte uppdateringskommandona och omfördelar förladdningskommandot för att överföra adressbitar A20 och uppåt. De lågordnade bitarna (A19 och nedåt) överförs av ett följande Activate-kommando. Detta överför den valda raden från minnesmatrisen till en av 4 eller 8 (valt med BA-bitsen) raddatapuffrar, där de kan läsas med ett Read-kommando. Till skillnad från DRAM är bankadressbitarna inte en del av minnesadressen; vilken adress som helst kan överföras till vilken raddatapuffer som helst. En raddatapuffer kan vara från 32 till 4096 byte lång, beroende på minnestyp. Rader som är större än 32 byte ignorerar några av de lägsta adressbitarna i kommandot Activate. Rader som är mindre än 4096 byte ignorerar några av de högre adressbitsen i Read-kommandot.

Nonvolatilt minne har inte stöd för Write-kommandot till raddatabuffertar. I stället stöder en serie kontrollregister i ett särskilt adressområde läs- och skrivkommandon som kan användas för att radera och programmera minnesmatrisen.

LP-DDR3Edit

I maj 2012 publicerade JEDEC standarden JESD209-3 Low Power Memory Device Standard. I jämförelse med LPDDR2 erbjuder LPDDR3 en högre datahastighet, större bandbredd och energieffektivitet samt högre minnestäthet. LPDDR3 uppnår en datahastighet på 1600 MT/s och utnyttjar viktig ny teknik: skrivnivellering och kommando-/adressutbildning, valfri ODT-terminering (on-die termination) och låg I/O-kapacitans. LPDDR3 stöder både paket på förpackning (PoP) och diskreta förpackningstyper.

Kommandokodningen är identisk med LPDDR2 och använder en 10-bitars CA-buss med dubbel datahastighet. Standarden specificerar dock endast 8n-prefetch DRAM och omfattar inte kommandon för flashminne.

Produkter som använder LPDDR3 är bland annat 2013 års MacBook Air, iPhone 5S, iPhone 6, Nexus 10, Samsung Galaxy S4 (GT-I9500) och Microsoft Surface Pro 3. LPDDR3 blev mainstream 2013 och körs med 800 MHz DDR (1600 MT/s), vilket ger en bandbredd som är jämförbar med PC3-12800-minne för bärbara datorer 2011 (12,8 GB/s bandbredd). För att uppnå denna bandbredd måste styrenheten implementera dubbelkanalsminne. Detta är till exempel fallet för Exynos 5 Dual och 5 Octa.

En ”förbättrad” version av specifikationen kallad LPDDR3e ökar datahastigheten till 2133 MT/s. Samsung Electronics introducerade de första 4 gigabit LPDDR3-modulerna i 20 nm-klassen som kan överföra data med upp till 2 133 MT/s, vilket är mer än dubbelt så hög prestanda som den äldre LPDDR2-modulen som bara klarar 800 MT/s. Olika SoC:er från olika tillverkare har också nativt stöd för 800 MHz LPDDR3 RAM. Bland annat Snapdragon 600 och 800 från Qualcomm samt vissa SoC:er från Exynos- och Allwinner-serierna.

LP-DDR4Edit

Den 14 mars 2012 anordnade JEDEC en konferens för att undersöka hur framtida krav på mobila enheter kommer att styra kommande standarder som LPDDR4. Den 30 december 2013 meddelade Samsung att man hade utvecklat det första LPDDR4-minnet med 8 gibibit (1 GiB) i 20 nm-klassen som kan överföra data med 3 200 MT/s, vilket ger 50 procent högre prestanda än det snabbaste LPDDR3-minnet och förbrukar cirka 40 procent mindre energi vid 1,1 volt.

Den 25 augusti 2014 publicerade JEDEC standarden JESD209-4 LPDDR4 Low Power Memory Device Standard.

Väsentliga ändringar är bland annat:

  • Fördubbling av gränssnittshastigheten och ett flertal elektriska följdändringar, inklusive ändring av I/O-standarden till LVSTL (Low Voltage Swing-Terminated Logic)
  • Fördubbling av den interna prefetchstorleken, och minsta överföringsstorlek
  • Förändring från en 10-bitars DDR kommando-/adressbuss till en 6-bitars SDR-buss
  • Förändring från en 32-bitars bred buss till två oberoende 16-bitars breda bussar
  • Självuppfräschning aktiveras av dedikerade kommandon, i stället för att styras av CKE-linjen

Standarden definierar SDRAM-paket med två oberoende 16-bitars åtkomstkanaler, var och en ansluten till upp till två dies per paket. Varje kanal är 16 databitar bred, har sina egna kontroll-/adresspinnar och ger tillgång till 8 DRAM-banker. Paketet kan således anslutas på tre sätt:

  • Datalinjer och styrning anslutna parallellt till en 16-bitars databuss, och endast chip selects anslutna oberoende av varandra per kanal.
  • Till två halvor av en 32-bitars bred databuss, och styrledningarna parallellt, inklusive chip select.
  • Till två oberoende 16-bitars breda databussar

Varje die ger 4, 6, 8, 12 eller 16 gibit minne, hälften till varje kanal. Varje bank är alltså en sextondel av enhetens storlek. Detta organiseras i lämpligt antal (16 Ki till 64 Ki) 16384-bitars (2048 byte) rader. Utvidgning till 24 och 32 gibibit planeras, men det är ännu inte bestämt om detta kommer att ske genom att öka antalet rader, deras bredd eller antalet banker.

Större paket som ger dubbel bredd (fyra kanaler) och upp till fyra dies per par kanaler (8 dies totalt per paket) definieras också.

Data nås i bursts av antingen 16 eller 32 överföringar (256 eller 512 bitar, 32 eller 64 byte, 8 eller 16 cykler DDR). Bursts måste börja på 64-bitarsgränser.

Då klockfrekvensen är högre och den minsta burstlängden längre än tidigare standarder, kan styrsignaler multiplexas i högre grad utan att kommando-/adressbussen blir en flaskhals. LPDDR4 multiplexar styr- och adresslinjerna på en 6-bitars CA-buss med enkel datahastighet. Kommandon kräver 2 klockcykler, och operationer som kodar en adress (t.ex. aktivera rad, läsa eller skriva kolumn) kräver två kommandon. För att t.ex. begära en läsning från ett tomt chip krävs fyra kommandon som tar 8 klockcykler: Aktivera-1, Aktivera-2, Läs, CAS-2.

Chipvalsledningen (CS) är aktiv-hög. Den första cykeln av ett kommando identifieras genom att chip select är hög; den är låg under den andra cykeln.

>

.

LPDDR4-kommandokodning:151
Första cykeln (CS=H) Seconde cykeln (CS=L) Operation
CA5 CA4 CA3 CA2 CA1 CA0 CA5 CA4 CA3 CA2 CA1 CA0
L L L L L L L Ingen drift
H L L L L L 0 OP4 OP3 OP2 OP1 1 Multi-ändamåls kommandot
AB H L L L L L BA2 BA1 BA0 Förladdning (AB=alla banker)
AB L H L L L BA2 BA1 BA0 Refresh (AB=alla banker)
H H L L L Self-uppdatera posten
BL L L H L H L L AP C9 BA2 BA1 BA0 Skriv-1 (+CAS-2)
H L H L L Själv-refresh exit
0 L H H L L L AP C9 BA2 BA1 BA0 Maskerad skrivning-1 (+CAS-2)
H H H H L L (reserverat)
BL L L L H L AP C9 BA2 BA1 BA0 Läs-1 (+CAS-2)
C8 H L L H H L C7 C6 C5 C4 C3 C2 CAS-2
H L H L (reserverat)
OP7 L L H H L MA5 MA4 MA3 MA2 MA1 MA0 Skrivning av lägesregister-1 och -2
MA=Adress, OP=Data
OP6 H L H H H L OP5 OP4 OP3 OP2 OP1 OP0
L H H H H L MA5 MA4 MA3 MA2 MA1 MA0 Mode Register Read (+CAS-2)
H H H H H L (reserverad)
R15 R14 R13 R12 L H R11 R10 R16 BA2 BA1 BA0 Aktivera-1 och -2
R9 R8 R7 R6 H H R5 R4 R3 R2 R1 R0

The CAS-2-kommandot används som den andra halvan av alla kommandon som utför en överföring över databussen, och ger låg ordning av kolonnadressbitar:

  • Läsningskommandon måste börja på en kolonnadress som är en multipel av 4; det finns ingen möjlighet att kommunicera en C0- eller C1-adressbit som inte är noll till minnet.
  • Skrivkommandon måste börja på en kolumnadress som är en multipel av 16; C2 och C3 måste vara noll för ett skrivkommando.
  • Läsning av lägesregister och vissa flerfunktionskommandon måste också följas av ett CAS-2 kommando, men alla kolumnbitar måste vara noll (låga).

Burstlängden kan konfigureras till 16, 32 eller dynamiskt valbar genom BL-biten för läs- och skrivoperationer.

En DMI-signal (datamask/inverterad signal) är associerad med varje 8 dataledningar och kan användas för att minimera antalet bitar som drivs högt under dataöverföringar. När den är hög kompletteras de övriga 8 bitarna av både sändare och mottagare. Om en byte innehåller fem eller fler 1-bitar kan DMI-signalen drivas högt, tillsammans med tre eller färre datalinjer. Eftersom signallinjerna avslutas lågt minskar detta strömförbrukningen.

(En alternativ användning, där DMI används för att begränsa antalet datalinjer som växlar vid varje överföring till högst 4, minimerar överhörning. Detta kan användas av minneskontrollanten vid skrivningar, men stöds inte av minnesenheterna.)

Databussinversion kan aktiveras separat för läsningar och skrivningar. För maskerade skrivningar (som har en separat kommandokod) beror DMI-signalens funktion på om skrivinversion är aktiverad.

  • Om DBI vid skrivningar är inaktiverad indikerar en hög nivå på DMI att motsvarande databyte ska ignoreras och inte skrivas
  • Om DBI vid skrivningar är aktiverad indikerar en låg nivå på DMI, kombinerat med en databyte med 5 eller fler bitar inställda, en databyte som ska ignoreras och inte skrivas.

LPDDR4 innehåller också en mekanism för ”targeted row refresh” (riktad raduppdatering) för att undvika korruption på grund av ”row hammer” (radhammar) på angränsande rader. En särskild sekvens av tre aktiverings-/förladdningssekvenser specificerar den rad som aktiverades oftare än ett enhetsspecificerat tröskelvärde (200 000 till 700 000 per uppdateringscykel). Internt uppdaterar enheten fysiskt angränsande rader i stället för den som anges i aktiveringskommandot.:153-54

LP-DDR4XEdit

Samsung Semiconductor föreslog en LPDDR4-variant som kallades LPDDR4X.:11 LPDDR4X är identiskt med LPDDR4, förutom att ytterligare ström sparas genom att I/O-spänningen (Vddq) minskas från 1,1 V till 0,6 V. Den 9 januari 2017 tillkännagav SK Hynix 8 och 16 GiB LPDDR4X-paket. JEDEC publicerade LPDDR4X-standarden den 8 mars 2017. Förutom den lägre spänningen omfattar ytterligare förbättringar ett alternativ för enkanaliga die för mindre tillämpningar, nya MCP-, PoP- och IoT-paket samt ytterligare definitioner och tidsförbättringar för den högsta hastighetsgraden 4266 MT/s.

LP-DDR5Redigera

Den 19 februari 2019 publicerade JEDEC JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

Samsung meddelade att man hade fungerande prototyper av LP-DDR5-chip i juli 2018. LPDDR5 introducerar följande förändringar:

  • Dataöverföringshastigheten ökas till 6400 MT/s.
  • Differentiella klockor används
  • Prefetch fördubblas inte igen, utan förblir 16n
  • Antalet banker ökas till 16, uppdelat i fyra DDR4-liknande bankgrupper
  • Förbättringar för energisparande:
    • Data-Copy och Write-X (all one or all zero) kommandon för att minska dataöverföringen
    • Dynamisk frekvens- och spänningsskalning
  • En ny klockarkitektur som kallas WCK & Read Strobe (RDQS)

Intel Tiger Lake och Snapdragon 888 minneskontroller stöder LPDDR5.

Lämna ett svar

Din e-postadress kommer inte publiceras.