LPDDR

LP-DDR(1)Edit

Das ursprüngliche Low-Power-DDR (manchmal rückwirkend LPDDR1 genannt) ist eine leicht modifizierte Form von DDR-SDRAM mit mehreren Änderungen zur Senkung des Gesamtstromverbrauchs.

Am wichtigsten ist die Reduzierung der Versorgungsspannung von 2,5 auf 1,8 V. Weitere Einsparungen ergeben sich aus der temperaturkompensierten Auffrischung (DRAM muss bei niedrigen Temperaturen seltener aufgefrischt werden), der teilweisen Selbstauffrischung des Arrays und einem „Deep Power Down“-Modus, bei dem der gesamte Speicherinhalt geopfert wird. Darüber hinaus sind die Chips kleiner und benötigen weniger Platz auf der Platine als ihre nicht-mobilen Pendants. Samsung und Micron sind zwei der Hauptanbieter dieser Technologie, die in Tablet- und Telefongeräten wie dem iPhone 3GS, dem Original-iPad, dem Samsung Galaxy Tab 7.0 und dem Motorola Droid X eingesetzt wird.

LP-DDR2Edit

Ein neuer JEDEC-Standard JESD209-2E definiert eine drastisch überarbeitete Low-Power-DDR-Schnittstelle. Sie ist weder mit DDR1- noch mit DDR2-SDRAM kompatibel, kann aber entweder:

• LPDDR2-S2: 2n-Prefetch-Speicher (wie DDR1),
• LPDDR2-S4: 4n-Prefetch-Speicher (wie DDR2), oder
• LPDDR2-N: Nichtflüchtiger Speicher (NAND-Flash) aufnehmen.

Low-Power-Zustände sind ähnlich wie beim Basis-LPDDR, mit einigen zusätzlichen partiellen Array-Refresh-Optionen.

Timing-Parameter sind für LPDDR-200 bis LPDDR-1066 spezifiziert (Taktfrequenzen von 100 bis 533 MHz).

Bei 1,2 V multiplexiert LPDDR2 die Steuer- und Adressleitungen auf einen 10-Bit-CA-Bus mit doppelter Datenrate. Die Befehle ähneln denen des normalen SDRAM, mit Ausnahme der Neuzuweisung der Opcodes für Precharge und Burst-Terminate:

LPDDR2/LPDDR3 Befehlskodierung

CK		CA0 (RAS)	CA1 (CAS)	CA2 (WE)	CA3	CA4	CA5	CA6	CA7	CA8	CA9		Operation
		H	H	H	–								NOP
↘		–
		H	H	L	H	H	–						Alle Banken vorladen
↘		–
		H	H	L	H	L	–		BA0	BA1	BA2		Eine Bank vorladen
↘		–
		H	H	L	H	A30	A31	A32	BA0	BA1	BA2		Preaktiv (LPDDR2-N)
↘		A20	A21	A22	A23	A24	A25	A26	A27	A28	A29
		H	H	L	L	–							Burst terminate
↘		–
		H	L	H	reserviert		C1	C2	BA0	BA1	BA2		Lesen (AP=auto-Vorladung)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
		H	L	L	reserviert		C1	C2	BA0	BA1	BA2		Schreiben (AP=auto-vorladen)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
		L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2		Aktivieren (R0-14=Row Adresse)
↘		R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
		L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2		Aktivieren (LPDDR2-N)
↘		A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
		L	L	H	H	–							Alle Bänke auffrischen (LPDDR2-Sx)
↘		–
		L	L	H	L	–							Eine Bank neu laden (Round-robin addressing)
↘		–
		L	L	L	H	MA0	MA1	MA2	MA3	MA4	MA5		Modusregister lesen (MA0-7=Adresse)
↘		MA6	MA7	–
		L	L	L	L	MA0	MA1	MA2	MA3	MA4	MA5		Modusregister schreiben (OP0-7=Daten)
↘		MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6	OP7

Spaltenadressbit C0 wird nie übertragen, und wird als Null angenommen. Burst-Übertragungen beginnen daher immer bei geraden Adressen.

LPDDR2 verfügt auch über ein Active-Low-Chip-Select- (wenn es hoch ist, ist alles ein NOP) und ein Clock-Enable-Signal CKE, die wie SDRAM funktionieren. Wie bei SDRAM wählt der Befehl, der in dem Zyklus gesendet wird, in dem CKE zum ersten Mal abfällt, den Abschaltzustand aus:

• Wenn der Chip aktiv ist, friert er ein.
• Wenn der Befehl ein NOP ist (CS low oder CA0-2 = HHH), befindet sich der Chip im Leerlauf.
• Ist der Befehl ein Refresh-Befehl (CA0-2 = LLH), geht der Chip in den Self-Refresh-Status.
• Ist der Befehl ein Burst-Terminate (CA0-2 = HHL), geht der Chip in den Deep-Power-Down-Status. (Beim Verlassen ist eine vollständige Reset-Sequenz erforderlich.)

Die Modusregister wurden im Vergleich zu konventionellem SDRAM stark erweitert, mit einem 8-Bit-Adressraum und der Möglichkeit, sie zurückzulesen. Obwohl sie kleiner sind als ein EEPROM mit serieller Anwesenheitserkennung, sind genügend Informationen enthalten, um ein solches zu überflüssig zu machen.

S2-Bausteine, die kleiner als 4 Gbit sind, und S4-Bausteine, die kleiner als 1 Gbit sind, haben nur vier Bänke. Sie ignorieren das BA2-Signal und unterstützen keine Auffrischung pro Bank.

Nichtflüchtige Speichergeräte verwenden die Auffrischungsbefehle nicht und weisen den Vorladebefehl der Übertragung der Adressbits A20 und höher zu. Die niederwertigen Bits (A19 und abwärts) werden durch einen nachfolgenden Aktivierungsbefehl übertragen. Dadurch wird die ausgewählte Zeile aus dem Speicherarray in einen der 4 oder 8 (durch die BA-Bits ausgewählten) Zeilendatenpuffer übertragen, wo sie mit einem Lesebefehl gelesen werden können. Anders als bei DRAM sind die Bankadressbits nicht Teil der Speicheradresse; jede Adresse kann an jeden Zeilendatenpuffer übertragen werden. Ein Zeilendatenpuffer kann je nach Speichertyp zwischen 32 und 4096 Byte lang sein. Bei Zeilen, die größer als 32 Byte sind, werden einige der niederwertigen Adressbits im Aktivierungsbefehl ignoriert. Zeilen, die kleiner als 4096 Bytes sind, ignorieren einige der Adressbits höherer Ordnung im Lesebefehl.

Nichtflüchtige Speicher unterstützen den Schreibbefehl für Zeilendatenpuffer nicht. Stattdessen unterstützt eine Reihe von Steuerregistern in einem speziellen Adressbereich Lese- und Schreibbefehle, die zum Löschen und Programmieren des Speicherarrays verwendet werden können.

LP-DDR3Edit

Im Mai 2012 veröffentlichte die JEDEC den JESD209-3 Low Power Memory Device Standard. Im Vergleich zu LPDDR2 bietet LPDDR3 eine höhere Datenrate, größere Bandbreite und Energieeffizienz sowie eine höhere Speicherdichte. LPDDR3 erreicht eine Datenrate von 1600 MT/s und nutzt neue Schlüsseltechnologien: Write-Leveling und Befehls-/Adress-Training, optionale On-Die-Terminierung (ODT) und geringe I/O-Kapazität. LPDDR3 unterstützt sowohl Package-on-Package- (PoP) als auch diskrete Verpackungstypen.

Die Befehlskodierung ist identisch mit LPDDR2 und verwendet einen 10-Bit-CA-Bus mit doppelter Datenrate. Der Standard spezifiziert jedoch nur 8n-Prefetch-DRAM und enthält keine Flash-Speicher-Befehle.

Zu den Produkten, die LPDDR3 verwenden, gehören das 2013er MacBook Air, iPhone 5S, iPhone 6, Nexus 10, Samsung Galaxy S4 (GT-I9500) und Microsoft Surface Pro 3. LPDDR3 hat sich 2013 durchgesetzt und läuft mit 800 MHz DDR (1600 MT/s) und bietet eine vergleichbare Bandbreite wie PC3-12800-Notebookspeicher im Jahr 2011 (12,8 GB/s Bandbreite). Um diese Bandbreite zu erreichen, muss der Controller Dual-Channel-Speicher implementieren. Dies ist beispielsweise beim Exynos 5 Dual und dem 5 Octa der Fall.

Eine „verbesserte“ Version der Spezifikation namens LPDDR3e erhöht die Datenrate auf 2133 MT/s. Samsung Electronics hat die ersten 4-Gigabit-LPDDR3-Module der 20-nm-Klasse vorgestellt, die Daten mit bis zu 2.133 MT/s übertragen können und damit mehr als doppelt so leistungsfähig sind wie das ältere LPDDR2, das nur 800 MT/s schafft. Verschiedene SoCs verschiedener Hersteller unterstützen ebenfalls 800 MHz LPDDR3-RAM von Haus aus. Dazu gehören der Snapdragon 600 und 800 von Qualcomm sowie einige SoCs aus der Exynos- und Allwinner-Serie.

LP-DDR4Edit

Am 14. März 2012 veranstaltete die JEDEC eine Konferenz, auf der untersucht wurde, wie künftige Anforderungen an Mobilgeräte künftige Standards wie LPDDR4 bestimmen werden. Am 30. Dezember 2013 gab Samsung bekannt, dass es den ersten LPDDR4 der 20-nm-Klasse mit 8 Gibibit (1 GiB) entwickelt hat, der Daten mit 3.200 MT/s übertragen kann und damit 50 Prozent mehr Leistung als der schnellste LPDDR3 bietet und bei 1,1 Volt rund 40 Prozent weniger Energie verbraucht.

Am 25. August 2014 veröffentlichte JEDEC den JESD209-4 LPDDR4 Low Power Memory Device Standard.

Wesentliche Änderungen sind:

• Verdoppelung der Schnittstellengeschwindigkeit und zahlreiche daraus resultierende elektrische Änderungen, einschließlich der Änderung des E/A-Standards auf Low-Voltage Swing-terminated Logic (LVSTL)
• Verdoppelung der internen Prefetch-Größe, und der minimalen Übertragungsgröße
• Wechsel von einem 10-Bit-DDR-Befehls-/Adressbus zu einem 6-Bit-SDR-Bus
• Wechsel von einem 32-Bit breiten Bus zu zwei unabhängigen 16-Bit breiten Bussen
• Self-Refresh wird durch dedizierte Befehle aktiviert, anstatt durch die CKE-Leitung gesteuert zu werden

Der Standard definiert SDRAM-Pakete, die zwei unabhängige 16-Bit-Zugriffskanäle enthalten, die jeweils mit bis zu zwei Dies pro Paket verbunden sind. Jeder Kanal ist 16 Datenbits breit, hat seine eigenen Steuer-/Adresspins und ermöglicht den Zugriff auf 8 DRAM-Bänke. Das Gehäuse kann also auf drei Arten angeschlossen werden:

• Datenleitungen und Steuerung sind parallel an einen 16-Bit-Datenbus angeschlossen, und nur Chip Selects sind unabhängig pro Kanal angeschlossen.
• an zwei Hälften eines 32-Bit breiten Datenbusses und die Steuerleitungen parallel, einschließlich Chip Select.
• an zwei unabhängige 16-Bit breite Datenbusse

Jeder Chip bietet 4, 6, 8, 12 oder 16 Gibibit Speicher, die Hälfte für jeden Kanal. Somit ist jede Bank ein Sechzehntel der Gerätegröße. Sie ist in der entsprechenden Anzahl (16 Ki bis 64 Ki) von 16384-Bit-Reihen (2048 Byte) organisiert. Eine Erweiterung auf 24 und 32 Gibibit ist geplant, aber es ist noch nicht entschieden, ob dies durch eine Erhöhung der Anzahl der Reihen, ihrer Breite oder der Anzahl der Bänke erfolgen wird.

Größere Pakete mit doppelter Breite (vier Kanäle) und bis zu vier Dies pro Kanalpaar (insgesamt 8 Dies pro Paket) sind ebenfalls definiert.

Der Datenzugriff erfolgt in Bursts von entweder 16 oder 32 Übertragungen (256 oder 512 Bit, 32 oder 64 Byte, 8 oder 16 Zyklen DDR). Bursts müssen an 64-Bit-Grenzen beginnen.

Da die Taktfrequenz höher und die minimale Burst-Länge länger als bei früheren Standards ist, können Steuersignale stärker gemultiplext werden, ohne dass der Befehls-/Adressbus zum Engpass wird. Bei LPDDR4 werden die Steuer- und Adressleitungen auf einen 6-Bit-CA-Bus mit einfacher Datenrate gemultiplext. Befehle erfordern 2 Taktzyklen, und Operationen, die eine Adresse kodieren (z. B. Zeile aktivieren, Spalte lesen oder schreiben), erfordern zwei Befehle. Um beispielsweise einen Lesevorgang von einem inaktiven Chip anzufordern, sind vier Befehle erforderlich, die 8 Taktzyklen benötigen: Activate-1, Activate-2, Read, CAS-2.

Die Chip-Select-Leitung (CS) ist active-high. Der erste Zyklus eines Befehls wird dadurch gekennzeichnet, dass Chip Select High ist; während des zweiten Zyklus ist es Low.

LPDDR4-Befehlskodierung:151

Erster Zyklus (CS=H)							Zweiter Zyklus (CS=L)							Operation
CA5	CA4	CA3	CA2	CA1	CA0		CA5	CA4	CA3	CA2	CA1	CA0
L	L	L	L	L	L		–							Kein Betrieb
H	L	L	L	L	L		0	OP4	OP3	OP2	OP1	1		Mehrzweck-Zweckbefehl
AB	H	L	L	L	L		–			BA2	BA1	BA0		Vorladen (AB=alle Banken)
AB	L	H	L	L	L		–			BA2	BA1	BA0		Auffrischen (AB=Alle Banken)
–	H	H	L	L	L		–							Selbst-Eintrag aktualisieren
BL	L	L	H	L	L		AP	C9	–	BA2	BA1	BA0		Schreib-.1 (+CAS-2)
–	H	L	H	L	L		–							Selbst-refresh exit
0	L	H	H	L	L		AP	C9	–	BA2	BA1	BA0		Maskiertes Schreiben-1 (+CAS-2)
–	H	H	H	L	L		–							(reserviert)
BL	L	L	L	H	L		AP	C9	–	BA2	BA1	BA0		Lesen-1 (+CAS-2)
C8	H	L	L	H	L		C7	C6	C5	C4	C3	C2		CAS-2
–		H	L	H	L		–							(reserviert)
OP7	L	L	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0		Mode Register Write-1 und -2 MA=Adresse, OP=Daten
OP6	H	L	H	H	L		OP5	OP4	OP3	OP2	OP1	OP0
–	L	H	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0		Mode Register Read (+CAS-2)
–	H	H	H	H	L		–							(reserviert)
R15	R14	R13	R12	L	H		R11	R10	R16	BA2	BA1	BA0		Aktivieren-1 und -.2
R9	R8	R7	R6	H	H		R5	R4	R3	R2	R1	R0

Der CAS-2-Befehl wird als zweite Hälfte aller Befehle verwendet, die eine Übertragung über den Datenbus durchführen, und liefert niederwertige Spaltenadressbits:

• Lesebefehle müssen mit einer Spaltenadresse beginnen, die ein Vielfaches von 4 ist; es ist nicht vorgesehen, ein C0- oder C1-Adressbit ungleich Null an den Speicher zu übermitteln.
• Schreibbefehle müssen mit einer Spaltenadresse beginnen, die ein Vielfaches von 16 ist; C2 und C3 müssen für einen Schreibbefehl Null sein.
• Modusregister-Lesebefehle und einige Mehrzweckbefehle müssen auch von einem CAS-2-Befehl gefolgt werden, jedoch müssen alle Spaltenbits Null (niedrig) sein.

Die Burst-Länge kann so konfiguriert werden, dass sie 16, 32 oder dynamisch durch das BL-Bit von Lese- und Schreiboperationen auswählbar ist.

Ein DMI-Signal (Datenmaske/Invertierung) ist mit jeder der 8 Datenleitungen verbunden und kann verwendet werden, um die Anzahl der Bits zu minimieren, die bei Datenübertragungen auf High gesetzt werden. Wenn es hoch ist, werden die anderen 8 Bits sowohl vom Sender als auch vom Empfänger komplementiert. Wenn ein Byte fünf oder mehr 1-Bits enthält, kann das DMI-Signal zusammen mit drei oder weniger Datenleitungen auf High geschaltet werden.

(Eine alternative Verwendung, bei der DMI verwendet wird, um die Anzahl der Datenleitungen, die bei jeder Übertragung umschalten, auf höchstens 4 zu begrenzen, minimiert das Übersprechen. Dies kann vom Speicher-Controller bei Schreibvorgängen verwendet werden, wird aber von den Speicherbausteinen nicht unterstützt.)

Datenbusinversion kann für Lese- und Schreibvorgänge getrennt aktiviert werden. Bei maskierten Schreibvorgängen (die einen separaten Befehlscode haben) hängt der Betrieb des DMI-Signals davon ab, ob die Schreibinversion aktiviert ist.

• Wenn DBI bei Schreibvorgängen deaktiviert ist, zeigt ein hoher Pegel auf DMI an, dass das entsprechende Datenbyte ignoriert und nicht geschrieben werden soll
• Wenn DBI bei Schreibvorgängen aktiviert ist, zeigt ein niedriger Pegel auf DMI in Verbindung mit einem Datenbyte mit 5 oder mehr gesetzten Bits an, dass ein Datenbyte ignoriert und nicht geschrieben werden soll.

LPDDR4 enthält auch einen Mechanismus zur „gezielten Zeilenauffrischung“, um eine Beschädigung durch „Row Hammer“ in benachbarten Zeilen zu vermeiden. Eine spezielle Sequenz von drei Aktivierungs-/Precharge-Sequenzen spezifiziert die Reihe, die häufiger als ein vom Gerät festgelegter Schwellenwert (200.000 bis 700.000 pro Auffrischungszyklus) aktiviert wurde. Intern aktualisiert das Gerät physisch benachbarte Zeilen und nicht die im Aktivierungsbefehl angegebene.:153-54

LP-DDR4XEdit

Samsung Semiconductor hat eine LPDDR4-Variante vorgeschlagen, die es LPDDR4X nennt.:11 LPDDR4X ist identisch mit LPDDR4, außer dass zusätzlicher Strom gespart wird, indem die I/O-Spannung (Vddq) von 1,1 V auf 0,6 V reduziert wird. Am 9. Januar 2017 kündigte SK Hynix 8 und 16 GiB LPDDR4X-Gehäuse an. Die JEDEC veröffentlichte den LPDDR4X-Standard am 8. März 2017. Neben der niedrigeren Spannung gehören zu den weiteren Verbesserungen eine Single-Channel-Die-Option für kleinere Anwendungen, neue MCP-, PoP- und IoT-Gehäuse sowie zusätzliche Definitions- und Timing-Verbesserungen für die höchste Geschwindigkeitsstufe 4266 MT/s.

LP-DDR5Edit

Am 19. Februar 2019 veröffentlichte die JEDEC den JESD209-5, Standard für Low Power Double Data Rate 5 (LPDDR5).

Samsung gab im Juli 2018 bekannt, dass es über funktionierende Prototyp-LP-DDR5-Chips verfügt. LPDDR5 führt die folgenden Änderungen ein:

• Die Datenübertragungsrate wird auf 6400 MT/s erhöht.
• Differentialtakte werden verwendet
• Prefetch wird nicht mehr verdoppelt, sondern bleibt bei 16n
• Die Anzahl der Bänke wird auf 16 erhöht, aufgeteilt in vier DDR4-ähnliche Bankgruppen
• Stromsparende Verbesserungen:
  • Data-Copy- und Write-X-Befehle (all one or all zero) zur Verringerung des Datentransfers
  • Dynamische Frequenz- und Spannungsskalierung
• Eine neue Taktarchitektur namens WCK & Read Strobe (RDQS)

Intel Tiger Lake und Snapdragon 888 Speichercontroller unterstützen LPDDR5.