Tässä artikkelissa tutustutaan erityyppisiin flip floppeihin, joita käytetään digitaalisessa elektroniikassa.
Perusflipflopit digitaalisessa elektroniikassa
Tässä artikkelissa käsitellään perusflipfloppiirejä, kuten S-R-flipfloppia, J-K-flipfloppia, D-flipfloppia ja T-flipfloppia yhdessä totuustaulukoiden ja niitä vastaavien piirisymbolien kanssa.
Ennen kuin siirryt aiheeseen, on tärkeää, että hankit tietoa sen perusteista. Klikkaa alla olevia linkkejä saadaksesi lisätietoja.
KATSO : BOOLEAN LOGIIKKA
KATSO : LOGIIKKAPORTIT
KATSO : HALVILOGIIKKA JA TÄYDELLINEN ADDER
Flip flopit ovat itse asiassa logiikkaporttien sovellus. Boolen logiikan avulla niillä voidaan luoda muistia. Flip floppeja voidaan pitää myös satunnaiskäyttömuistin perusideana . Kun niille annetaan tietty tuloarvo, ne muistetaan ja suoritetaan, jos loogiset portit on suunniteltu oikein. Flip-floppien laajempi soveltaminen auttaa suunnittelemaan parempia elektronisia piirejä.
Flip-floppien yleisimmin käytetty sovellus on takaisinkytkentäpiirin toteuttaminen. Koska muisti perustuu takaisinkytkentäkonseptiin, flip-floppeja voidaan käyttää sen suunnittelussa.
Elektronisissa piireissä käytetään pääasiassa neljää flip-floppityyppiä. Ne ovat
- Perusflipfloppi eli S-R-flipfloppi
- Delay-flipfloppi
- J-K-flipfloppi
- T-flipfloppi
S-R-flipfloppi
SET-RESET-flipfloppi eli SET-RESET-flipfloppi suunnitellaan kahdella NOR- ja lisäksi kahdella NOR- ja myös kahdella NAND-portilla. Näitä flip-floppeja kutsutaan myös S-R-salpaajiksi.
-
S-R-flip-flop NOR-porttia käyttäen
Tällaisen flip-flopin suunnittelussa on kaksi sisääntuloa, joita kutsutaan nimellä SET ja RESET . Myös lähtöjä on kaksi, Q ja Q’. Kaavio ja totuustaulukko on esitetty alla.
Kaaviosta käy ilmi, että flip flopissa on pääasiassa neljä tilaa. Ne ovat
S=1, R=0-Q=1, Q’=0
Tätä tilaa kutsutaan myös SET-tilaksi.
S=0, R=1-Q=0, Q’=1
Tätä tilaa kutsutaan RESET-tilaksi.
Kummassakin tilassa nähdään, että ulostulot ovat vain toistensa kohteliaisuuksia ja että Q:n arvo seuraa S:n arvoa.
S=0, R=0-Q & Q’ = Muista
Jos sekä S:n että R:n arvot kytketään 0:aan, piiri muistaa S:n ja R:n arvon edellisessä tilassaan.
S=1, R=1-Q=0, Q’=0
Tämä on epäkelpo tila, koska molempien Q:n ja Q:n’:n arvot ovat nolla. Niiden pitäisi olla toistensa täydennyksiä. Normaalisti tätä tilaa on vältettävä.
-
S-R Flip Flop käyttäen NAND-porttia
Alhaalla on esitetty NAND-porttia käyttävän S-R-flip flopin virtapiiri ja sen totuustaulukko.
Nor-porttia käyttävässä S-R-flip flopissa on NOR-portin S-R-flip flip flop -piirin tavoin myös tässä on neljä tilaa. Ne ovat
S=1, R=0-Q=0, Q’=1
Tätä tilaa kutsutaan myös SET-tilaksi.
S=0, R=1-Q=1, Q’=0
Tätä tilaa kutsutaan RESET-tilaksi.
Kummassakin tilassa nähdään, että ulostulot ovat vain toistensa kohteliaisuuksia ja että Q:n arvo seuraa S:n kohteliaisuusarvoa.
S=0, R=0-Q=1, & Q’ =1
Jos sekä S:n että R:n arvot kytketään 0:ksi, se on epäkelpo tila, koska sekä Q:n että Q’:n arvot ovat 1. Niiden pitäisi olla toisiaan täydentäviä. Normaalisti tätä tilaa on vältettävä.
S=1, R=1-Q & Q’= Muista
Jos molemmat S:n ja R:n arvot kytketään arvoon 1, piiri muistaa S:n ja R:n arvot edellisessä tilassaan.
-
Kellotettu S-R-flipfloppi
Sitä kutsutaan myös nimellä Gated S-R-flipfloppi.
NOR- ja NAND-porttia käyttävien S-R-flipfloppien ongelmana on virheellinen tila. Tämä ongelma voidaan ratkaista käyttämällä bistabiilia SR-flip-floppia, joka voi vaihtaa ulostuloja, kun tietyt virheelliset tilat täyttyvät, riippumatta joko Set- tai Reset-tulojen tilasta. Tätä varten suunnitellaan kellotettu S-R-flip-flop lisäämällä kaksi AND-porttia perus-NOR-porttiflip-flopiin. Piirikaavio ja totuustaulukko on esitetty alla.
AND-portin sisääntuloihin annetaan kellopulssi. Kun kellopulssin arvo on ’0’, molempien AND-porttien lähdöt pysyvät ’0’. Heti kun pulssi annetaan, CP:n arvo muuttuu ’1’. Tämä saa S- ja R-arvot kulkemaan NOR-portin flip flopin läpi. Mutta kun sekä S- että R-arvot muuttuvat ’1’, CP:n HIGH-arvo saa molemmat muuttumaan ’0’-arvoon lyhyeksi hetkeksi. Heti kun pulssi poistetaan, flip flopin tilasta tulee välitila. Näin ollen jompikumpi näistä kahdesta tilasta voi aiheutua, ja se riippuu siitä, pysyykö flip-flopin set- tai reset-tulo ’1’ pidempään kuin siirtyminen ’0’-tilaan pulssin lopussa. Näin epäkelvot tilat voidaan eliminoida.
D Flip Flop
Piirikaavio ja totuustaulukko on esitetty alla.
D flip flop on itse asiassa edellä selitetyn tahdistetun SR-flip-flopin lievä muunnos. Kuvasta näkyy, että D-tulo on kytketty S-tuloon ja D-tulon komplementti on kytketty R-tuloon. D-tulo ohjataan flip flopille, kun CP:n arvo on ”1”. Kun CP on HIGH, flip flop siirtyy SET-tilaan. Jos se on ’0’, flip flop siirtyy CLEAR-tilaan.
Tietääksesi lisää flip flopin laukaisemisesta klikkaa alla olevaa linkkiä.
KATSO : FLIP-FLOPPIEN LAUKAISEMINEN
KATSO : MASTER-SLAVE-FLIP-FLOP-PIIRI
J-K-FLIP-FLOP
J-K-FLIP-FLOPIN piirikaavio ja totuustaulukko on esitetty alla.
J-K flip flop voidaan määritellä myös S-R flip flopin muunnokseksi. Ainoa ero on, että välitila on hienostuneempi ja tarkempi kuin S-R-flipflopissa.
Tulojen J ja K käyttäytyminen on sama kuin S-R-flipflopin S- ja R-tulojen. Kirjain J tarkoittaa SET ja kirjain K tarkoittaa CLEAR.
Kun molemmat tulot J ja K ovat HIGH-tilassa, flip-floppi siirtyy komplementtitilaan. Eli arvolla Q = 1 se siirtyy tilaan Q=0 ja arvolla Q = 0 se siirtyy tilaan Q=1.
Piirissä on kaksi 3-tuloista AND-porttia. Flip flopin ulostulo Q palautetaan takaisinkytkentänä AND-portin sisääntuloon yhdessä muiden sisääntulojen, kuten K ja kellopulssi, kanssa. Jos siis CP:n arvo on ’1’, flip flop saa CLEAR-signaalin ja sillä edellytyksellä, että Q:n arvo oli aiemmin 1. Vastaavasti flip flopin lähtö Q’ annetaan takaisinkytkentänä AND:n sisääntuloon yhdessä muiden sisääntulojen, kuten J:n ja kellopulssin kanssa. Niinpä ulostulosta tulee SET, kun CP:n arvo on 1, vain jos Q’:n arvo oli aiemmin 1.
Lähtö voi toistua siirtymissä, kun ne on täydennetty J=K=1 varten JK-flip-flopin takaisinkytkennän vuoksi. Tämä voidaan välttää asettamalla aikajakso, joka on pienempi kuin etenemisviive flip-flopin läpi. Pulssin leveyden rajoitus voidaan poistaa master-slave- tai reunakytkentäisellä rakenteella.
T-flip-flop
Tämä on paljon yksinkertaisempi versio J-K-flip-flopista. Sekä J- että K-tulot on kytketty yhteen, joten sitä kutsutaan myös yksituloiseksi J-K-flip-flopiksi. Kun flip flopille annetaan kellopulssi, lähtö alkaa vaihtua. Tässäkin tapauksessa pulssin leveyttä koskeva rajoitus voidaan poistaa master-slave- tai edge-triggered-rakenteella. Katso piiriä ja totuustaulukkoa alla.
