In dit artikel, laten we leren over verschillende soorten flip flops gebruikt in de digitale elektronica.
Basic Flip Flops in Digital Electronics
Dit artikel behandelt de basis flip flop schakelingen zoals S-R Flip Flop, J-K Flip Flop, D Flip Flop, en T Flip Flop samen met waarheidstabellen en hun bijbehorende schakelsymbolen.
Voordat u naar het onderwerp gaat, is het belangrijk dat u kennis krijgt van de basis ervan. Klik op de links hieronder voor meer informatie.
TAKE A LOOK : BOOLEAN LOGIC
TAKE A LOOK : LOGIC GATES
TAKE A LOOK : HALF ADDER EN FULL ADDER
Flip flops zijn eigenlijk een toepassing van logic gates. Met behulp van Booleaanse logica kun je er geheugen mee maken. Flip flops kunnen ook worden beschouwd als het meest elementaire idee van een Random Access Memory. Wanneer een bepaalde ingangswaarde aan hen wordt gegeven, zullen zij worden onthouden en uitgevoerd, indien de logische poorten juist zijn ontworpen. Een grotere toepassing van flip flops is nuttig bij het ontwerpen van betere elektronische schakelingen.
De meest gebruikte toepassing van flip flops is bij de implementatie van een terugkoppelingsschakeling. Aangezien een geheugen berust op het feedback-concept, kunnen flip flops worden gebruikt om het te ontwerpen.
Er zijn hoofdzakelijk vier soorten flip flops die worden gebruikt in elektronische schakelingen. Ze zijn
- De basis Flip Flop of S-R Flip Flop
- Delay Flip Flop
- J-K Flip Flop
- T Flip Flop
S-R Flip Flop
De SET-RESET flip flop is ontworpen met behulp van twee NOR gates en ook twee NAND gates. Deze flip flops worden ook wel S-R Latch genoemd.
-
S-R Flip Flop using NOR Gate
Het ontwerp van zo’n flip flop bevat twee ingangen, de SET en RESET genoemd. Er zijn ook twee uitgangen, Q en Q’. Het diagram en de waarheidstabel zijn hieronder weergegeven.
Uit het diagram blijkt dat de flip flop hoofdzakelijk vier toestanden heeft. Deze zijn
S=1, R=0-Q=1, Q’=0
Deze toestand wordt ook wel de SET-toestand genoemd.
S=0, R=1-Q=0, Q’=1
Deze toestand staat bekend als de RESET-toestand.
In beide toestanden kun je zien dat de uitgangen gewoon complimenten van elkaar zijn en dat de waarde van Q de waarde van S volgt.
S=0, R=0-Q & Q’ = Onthouden
Als zowel de waarden van S en R op 0 worden gezet, dan onthoudt de schakeling de waarde van S en R in hun vorige toestand.
S=1, R=1-Q=0, Q’=0
Dit is een ongeldige toestand omdat de waarden van zowel Q als Q’ 0 zijn. Ze worden verondersteld elkaar aan te vullen. Normaal moet deze toestand vermeden worden.
-
S-R Flip Flop using NAND Gate
De schakeling van de S-R flip flop using NAND Gate en zijn waarheidstabel is hieronder weergegeven.
Net als de NOR Gate S-R flip flop, heeft deze ook vier toestanden. Dat zijn
S=1, R=0-Q=0, Q’=1
Deze toestand wordt ook wel de SET-toestand genoemd.
S=0, R=1-Q=1, Q’=0
Deze toestand staat bekend als de RESET-toestand.
In beide toestanden kunt u zien dat de uitgangen slechts complimenten van elkaar zijn en dat de waarde van Q de complimentwaarde van S volgt.
S=0, R=0-Q=1, & Q’ =1
Als zowel de waarden van S en R op 0 worden geschakeld is het een ongeldige toestand omdat de waarden van zowel Q als Q’ 1 zijn. Zij worden verondersteld elkaar aan te vullen. Normaal gesproken moet deze toestand worden vermeden.
S=1, R=1-Q & Q’= Remember
Als de waarden van S en R beide op 1 worden geschakeld, dan onthoudt de schakeling de waarde van S en R in hun vorige toestand.
-
Geklokte S-R Flip Flop
Het wordt ook wel een Gated S-R flip flop genoemd.
Het probleem met S-R flip flops die gebruik maken van NOR en NAND gate is de ongeldige toestand. Dit probleem kan worden verholpen door een bistabiele SR flip-flop te gebruiken die van uitgang kan veranderen als aan bepaalde ongeldige toestanden wordt voldaan, ongeacht de toestand van de Set- of de Reset-ingang. Hiertoe is een geklokte S-R flip-flop ontworpen door twee AND poorten toe te voegen aan een basis NOR Gate flip-flop. Het schakelschema en de waarheidstabel zijn hieronder weergegeven.
Een klokpuls wordt gegeven aan de ingangen van de AND Gate. Als de waarde van de klokpuls ‘0’ is, blijven de uitgangen van beide AND Gates ‘0’. Zodra een puls wordt gegeven, wordt de waarde van CP ‘1’. Dit zorgt ervoor dat de waarden van S en R door de NOR Gate flip flop gaan. Maar wanneer de waarden van zowel S als R ‘1’ worden, zorgt de HIGH-waarde van CP ervoor dat beide even op ‘0’ worden gezet. Zodra de puls wordt verwijderd, wordt de flip flop toestand intermediair. Een van beide toestanden kan dus veroorzaakt worden, en het hangt ervan af of de set- of reset-ingang van de flip-flop langer een ‘1’ blijft dan de overgang naar ‘0’ aan het eind van de puls. Aldus kunnen de ongeldige toestanden worden geëlimineerd.
D Flip Flop
Het schakelschema en de waarheidstabel zijn hieronder gegeven.
D flip flop is eigenlijk een kleine modificatie van de hierboven uitgelegde geklokte SR flip-flop. In de figuur is te zien dat de D ingang verbonden is met de S ingang en dat het complement van de D ingang verbonden is met de R ingang. De D ingang wordt doorgegeven aan de flip-flop als de waarde van CP ‘1’ is. Als CP ‘HIGH’ is, gaat de flip flop naar de SET-toestand. Als deze ‘0’ is, gaat de flip flop naar de CLEAR state.
Om meer te weten te komen over de triggering van flip flop klik op onderstaande link.
TUUR EEN KIJK : TRIGGERING VAN FLIP FLOPS
TUUR EEN KIJK : MASTER-SLAVE FLIP FLOP CIRCUIT
J-K Flip Flop
Het schakelschema en de waarheidstabel van een J-K flip flop ziet u hieronder.
Een J-K flip flop kan ook worden gedefinieerd als een modificatie van de S-R flip flop. Het enige verschil is dat de tussentoestand verfijnder en nauwkeuriger is dan die van een S-R flip flop.
Het gedrag van de ingangen J en K is hetzelfde als de S en R ingangen van de S-R flip flop. De letter J staat voor SET en de letter K staat voor CLEAR.
Als zowel de ingangen J als K een HIGH-toestand hebben, schakelt de flip-flop over naar de complement-toestand. Dus bij een waarde van Q = 1 schakelt hij over naar Q=0 en bij een waarde van Q = 0 schakelt hij over naar Q=1.
De schakeling bevat twee 3-input AND gates. De uitgang Q van de flip flop wordt teruggekoppeld naar de ingang van de AND, samen met andere ingangen zoals K en de klokpuls. Dus, als de waarde van CP ‘1’ is, krijgt de flip flop een CLEAR signaal en met de voorwaarde dat de waarde van Q eerder 1 was. Op dezelfde manier wordt uitgang Q’ van de flip flop als feedback gegeven aan de ingang van de AND samen met andere ingangen zoals J en klokpuls . Dus de uitgang wordt SET als de waarde van CP 1 is, alleen als de waarde van Q’ eerder 1 was.
De uitgang kan herhaald worden in overgangen als ze eenmaal gecompleteerd zijn voor J=K=1 vanwege de terugkoppelverbinding in de JK flip-flop. Dit kan worden vermeden door een tijdsduur in te stellen die kleiner is dan de propagatievertraging door de flip-flop. De beperking op de pulsbreedte kan worden opgeheven met een master-slave of edge-triggered constructie.
T Flip Flop
Dit is een veel eenvoudiger versie van de J-K flip flop. Zowel de J als de K ingangen zijn met elkaar verbonden en worden dus ook wel een single input J-K flip flop genoemd. Wanneer een klokpuls aan de flip flop wordt gegeven, begint de uitgang te toggelen. Ook hier kan de beperking van de pulsbreedte worden opgeheven met een master-slave of edge-triggered constructie. Bekijk de schakeling en waarheidstabel hieronder.
