LPDDR

LP-DDR(1)Edit

Původní nízkopříkonová paměť DDR (někdy zpětně nazývaná LPDDR1) je mírně upravená forma paměti DDR SDRAM s několika změnami, které mají snížit celkovou spotřebu energie.

Nejvýznamnější je snížení napájecího napětí z 2,5 na 1,8 V. Další úspory plynou z teplotně kompenzovaného obnovování (paměť DRAM vyžaduje obnovování méně často při nízkých teplotách), částečného samoobnovování pole a režimu „hlubokého vypnutí“, při kterém je obětován veškerý obsah paměti. Kromě toho jsou čipy menší a zabírají méně místa na desce než jejich nemobilní ekvivalenty. Samsung a Micron jsou dva hlavní dodavatelé této technologie, která se používá v tabletech a telefonech, jako je iPhone 3GS, původní iPad, Samsung Galaxy Tab 7.0 a Motorola Droid X.

LP-DDR2Edit

Nový standard JEDEC JESD209-2E definuje výrazněji přepracované rozhraní DDR s nízkou spotřebou. Není kompatibilní s pamětí DDR1 ani DDR2 SDRAM, ale může pojmout buď:

• LPDDR2-S2: 2n prefetch paměť (jako DDR1),
• LPDDR2-S4: 4n prefetch paměť (jako DDR2), nebo
• LPDDR2-N: Non-volatile (NAND flash) paměť.

Stavy s nízkou spotřebou jsou podobné základním LPDDR, s některými dalšími možnostmi částečného obnovení pole.

Timingové parametry jsou specifikovány pro LPDDR-200 až LPDDR-1066 (taktovací frekvence 100 až 533 MHz).

Pracuje při napětí 1,2 V a LPDDR2 multiplexuje řídicí a adresové linky na 10bitovou sběrnici CA s dvojitou rychlostí přenosu dat. Příkazy jsou podobné jako u normální paměti SDRAM, s výjimkou nového přiřazení opkódů precharge a burst terminate:

.

.

Kódování příkazů LPDDR2/LPDDR3

CK		CA0 (RAS)	CA1 (CAS)	CA2 (WE)	CA3	CA4	CA5	CA6	CA7	CA8	CA9		Operace
		H	H	H	–								NOP
↘		–
		H	H	L	H	H	–						Přednabití všech bank
↘		–
		H	H	L	H	L	–		BA0	BA1	BA2		Přednabití jedné banky
↘		–
		H	H	L	H	A30	A31	A32	BA0	BA1	BA2		Preactive (LPDDR2-)N only)
↘		A20	A21	A22	A23	A24	A25	A26	A27	A28	A29
		H	H	L	L	–							Burst terminate
↘		–
		H	L	H	rezervováno		C1	C2	BA0	BA1	BA2		Číst (AP=auto-precharge)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
		H	L	L	rezervováno		C1	C2	BA0	BA1	BA2		Write (AP=auto-precharge)
↘		AP	C3	C4	C5	C6	C7	C8	C9	C10	C11
		L	H	R8	R9	R10	R11	R12	BA0	BA1	BA2		Activate (R0-14=Row adresa)
↘		R0	R1	R2	R3	R4	R5	R6	R7	R13	R14
		L	H	A15	A16	A17	A18	A19	BA0	BA1	BA2		Aktivovat (LPDDR2-)N only)
↘		A5	A6	A7	A8	A9	A10	A11	A12	A13	A14
		L	L	H	H	–							Obnovení všech bank (LPDDR2-.Sx only)
↘		–
		L	L	H	L	–							Refresh one bank (Round-robin addressing)
↘		–
		L	L	L	H	MA0	MA1	MA2	MA3	MA4	MA5		Čtení registru režimů (MA0-7=Adresa)
↘		MA6	MA7	–
		L	L	L	L	MA0	MA1	MA2	MA3	MA4	MA4		MA5	Zápis do registru režimů (OP0-7=Data)
↘		MA6	MA7	OP0	OP1	OP2	OP3	OP4	OP5	OP6	OP7

Bit adresy sloupce C0 se nikdy nepřenáší, a předpokládá se, že je nulový. Burst přenosy tedy vždy začínají na sudých adresách.

LPDDR2 má také aktivní-low chip select (když je high, vše je NOP) a clock enable signál CKE, které fungují jako SDRAM. Také jako u paměti SDRAM příkaz vyslaný v cyklu, kdy poprvé poklesne signál CKE, vybírá stav vypnutí:

• Je-li čip aktivní, zamrzne na místě.
• Je-li příkaz NOP (CS nízký nebo CA0-2 = HHH), čip běží naprázdno.
• Jestliže je příkazem obnovení (CA0-2 = LLH), čip přejde do stavu samoobnovení.
• Jestliže je příkazem ukončení série (CA0-2 = HHL), čip přejde do stavu hlubokého vypnutí. (Při odchodu je nutná úplná resetovací sekvence.)

Registry režimu byly oproti běžným pamětem SDRAM značně rozšířeny o 8bitový adresový prostor a možnost jejich zpětného čtení. Přestože jsou menší než sériová paměť EEPROM pro detekci přítomnosti, obsahují dostatek informací, aby nebylo nutné ji používat.

Zařízení S2 menší než 4 Gbit a zařízení S4 menší než 1 Gbit mají pouze čtyři banky. Ignorují signál BA2 a nepodporují obnovení na banku.

Zařízení s nevolatilní pamětí nepoužívají příkazy pro obnovení a příkaz precharge přeřazují na přenos adresových bitů A20 a výše. Bity nižšího řádu (A19 a níže) se přenášejí následujícím příkazem Activate. Ten přenese vybraný řádek z paměťového pole do jednoho ze 4 nebo 8 (vybraných pomocí bitů BA) řádkových datových bufferů, odkud je lze číst příkazem Read. Na rozdíl od paměti DRAM nejsou bity adresy banky součástí adresy paměti; libovolnou adresu lze přenést do libovolného řádkového datového bufferu. Řádkový datový buffer může mít délku 32 až 4096 bajtů v závislosti na typu paměti. Řádky větší než 32 bajtů ignorují některé adresové bity nižšího řádu v příkazu Activate. Řádky menší než 4096 bajtů ignorují některé adresové bity vyššího řádu v příkazu Read.

Neproměnná paměť nepodporuje příkaz Write do řádkových datových bufferů. Řada řídicích registrů ve speciální adresové oblasti spíše podporuje příkazy Read a Write, které lze použít k vymazání a naprogramování paměťového pole.

LP-DDR3Edit

V květnu 2012 zveřejnila organizace JEDEC normu JESD209-3 pro paměťová zařízení s nízkou spotřebou. Ve srovnání s LPDDR2 nabízí LPDDR3 vyšší rychlost přenosu dat, větší šířku pásma a energetickou účinnost a vyšší hustotu paměti. LPDDR3 dosahuje rychlosti přenosu dat 1600 MT/s a využívá klíčové nové technologie: vyrovnávání zápisu a trénování příkazů/adres, volitelné zakončení na desce (ODT) a nízkou kapacitu I/O. Paměť LPDDR3 podporuje typy balení „package-on-package“ (PoP) i diskrétní balení.

Kódování příkazů je shodné s pamětí LPDDR2 a používá 10bitovou sběrnici CA s dvojnásobnou rychlostí přenosu dat. Standard však specifikuje pouze 8n-prefetch DRAM a nezahrnuje příkazy pro paměť flash.

Mezi produkty používající LPDDR3 patří MacBook Air 2013, iPhone 5S, iPhone 6, Nexus 10, Samsung Galaxy S4 (GT-I9500) a Microsoft Surface Pro 3. LPDDR3 se dostala do hlavního proudu v roce 2013 a pracuje na frekvenci 800 MHz DDR (1600 MT/s) a nabízí šířku pásma srovnatelnou s pamětí pro notebooky PC3-12800 v roce 2011 (šířka pásma 12,8 GB/s). Pro dosažení této šířky pásma musí řadič implementovat dvoukanálovou paměť. To je například případ modelů Exynos 5 Dual a 5 Octa.

„Vylepšená“ verze specifikace nazvaná LPDDR3e zvyšuje rychlost přenosu dat na 2133 MT/s. Společnost Samsung Electronics představila první 4gigabitové moduly LPDDR3 třídy 20 nm, které jsou schopny přenášet data rychlostí až 2133 MT/s, což je více než dvojnásobek výkonu starší LPDDR2, která je schopna přenášet data rychlostí pouze 800 MT/s. Různé SoC od různých výrobců také nativně podporují 800 MHz LPDDR3 RAM. Patří mezi ně například Snapdragon 600 a 800 od společnosti Qualcomm a také některé SoC řady Exynos a Allwinner.

LP-DDR4Edit

Dne 14. března 2012 uspořádal JEDEC konferenci, na které se zkoumalo, jak budoucí požadavky na mobilní zařízení ovlivní nadcházející standardy, jako je LPDDR4. Dne 30. prosince 2013 společnost Samsung oznámila, že vyvinula první LPDDR4 třídy 20 nm s kapacitou 8 gibitů (1 GiB), která je schopna přenášet data rychlostí 3 200 MT/s, čímž poskytuje o 50 % vyšší výkon než nejrychlejší LPDDR3 a spotřebovává přibližně o 40 % méně energie při napětí 1,1 V.

Dne 25. srpna 2014 zveřejnil JEDEC standard JESD209-4 LPDDR4 Low Power Memory Device Standard.

Mezi významné změny patří např:

• Zdvojnásobení rychlosti rozhraní a četné následné elektrické změny, včetně změny standardu I/O na nízkonapěťovou logiku se swingovým zakončením (LVSTL)
• Zdvojnásobení velikosti vnitřního prefetch, a minimální velikost přenosu
• Změna z 10bitové příkazové/adresové sběrnice DDR na 6bitovou sběrnici SDR
• Změna z jedné 32bitové sběrnice na dvě nezávislé 16bitové sběrnice
• Samočinné obnovování je povoleno vyhrazenými příkazy, místo aby bylo řízeno linkou CKE

Standard definuje balíčky SDRAM obsahující dva nezávislé 16bitové přístupové kanály, každý připojený až ke dvěma maticím na balíček. Každý kanál je široký 16 datových bitů, má vlastní řídicí/adresové piny a umožňuje přístup k 8 bankám DRAM. Balíček tedy může být připojen třemi způsoby:

• Datové linky a řízení připojené paralelně k 16bitové datové sběrnici a pouze čipové volby připojené nezávisle na každém kanálu.
• K dvěma polovinám datové sběrnice o šířce 32 bitů a řídicí vedení paralelně, včetně volby čipu.
• K dvěma nezávislým datovým sběrnicím o šířce 16 bitů

Každý die poskytuje 4, 6, 8, 12 nebo 16 gibitů paměti, polovinu na každý kanál. Každá banka má tedy jednu šestnáctinu velikosti zařízení. Ta je uspořádána do příslušného počtu (16 Ki až 64 Ki) 16384bitových (2048bajtových) řádků. Plánuje se rozšíření na 24 a 32 gibibitů, ale zatím není rozhodnuto, zda se tak stane zvýšením počtu řádků, jejich šířky nebo počtu bank.

Definovány jsou také větší balíčky poskytující dvojnásobnou šířku (čtyři kanály) a až čtyři die na dvojici kanálů (celkem 8 die na balíček).

Data jsou zpřístupňována v sériích 16 nebo 32 přenosů (256 nebo 512 bitů, 32 nebo 64 bajtů, 8 nebo 16 cyklů DDR). Bursty musí začínat na 64bitových hranicích.

Protože je taktovací frekvence vyšší a minimální délka burstu delší než u dřívějších standardů, lze řídicí signály více multiplexovat, aniž by se příkazová/adresová sběrnice stala úzkým hrdlem. LPDDR4 multiplexuje řídicí a adresové linky na 6bitovou sběrnici CA s jednou datovou rychlostí. Příkazy vyžadují 2 takty a operace kódující adresu (např. aktivace řádku, čtení nebo zápis sloupce) vyžadují dva příkazy. Například požadavek na čtení z nečinného čipu vyžaduje čtyři příkazy trvající 8 hodinových cyklů:

Linka pro výběr čipu (CS) je aktivní a vysoká. První cyklus příkazu je identifikován tím, že čip select je vysoký; během druhého cyklu je nízký.

Kódování příkazů LPDDR4:151

První cyklus (CS=H)							Druhý cyklus (CS=L)							Operace
CA5	CA4	CA3	CA2	CA1	CA0		CA5	CA4	CA3	CA2	CA1	CA0
L	L	L	L	L	L		L	–						Žádná operace
H	L	L	L	L	L		L	0	OP4	OP3	OP2	OP1	1	Multi-účelový příkaz
AB	H	L	L	L	L		–			BA2	BA1	BA0	Přednabití (AB=všechny banky)
AB	L	H	L	L	L		–			BA2	BA1	BA0	Obnovení (AB=všechny banky)
–	H	H	L	L	L		–						Samostatně-refresh entry
BL	L	L	H	L	L		AP	C9	–	BA2	BA1	BA0	Write-1 (+CAS-2)
–	H	L	H	L	L		–						Self-refresh exit
0	L	H	H	L	L		L	AP	C9	–	BA2	BA1	BA0	Maskovaný zápis-1 (+CAS-2)
–	H	H	H	L	L		–						(vyhrazeno)
BL	L	L	L	H	L		AP	C9	–	BA2	BA1	BA0	Read-1 (+CAS-2)
C8	H	L	L	H	L		C7	C6	C5	C4	C3	C2	CAS-2
–		H	L	H	L		–						(vyhrazeno)
OP7	L	L	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0	Zápis do registru režimů-1 a -2 MA=Adresa, OP=Data
OP6	H	L	H	H	H		L	OP5	OP4	OP3	OP2	OP1		OP0
–	L	H	H	H	L		MA5	MA4	MA3	MA2	MA1	MA0	Čtení registru režimů (+CAS-2)
–	H	H	H	H	H		L	–						(reserved)
R15	R14	R13	R12	L	H		R11	R10	R16	BA2	BA1	BA0	Aktivovat-1 a -2
R9	R8	R7	R6	H	H		R5	R4	R3	R2	R1	R0

KAS.2 se používá jako druhá polovina všech příkazů, které provádějí přenos po datové sběrnici, a poskytuje adresové bity sloupce nižšího řádu:

• Příkazy pro čtení musí začínat na adrese sloupce, která je násobkem 4; není zajištěno předání nenulového adresového bitu C0 nebo C1 do paměti.
• Příkazy pro zápis musí začínat na adrese sloupce, která je násobkem 16; C2 a C3 musí být pro příkaz pro zápis nulové.
• Po příkazu pro čtení z registru režimů a některých víceúčelových příkazech musí také následovat příkaz CAS-2, všechny bity sloupce však musí být nulové (nízké).

Délka burstu může být nakonfigurována na 16, 32 nebo dynamicky volitelná bitem BL operací čtení a zápisu.

Ke každým 8 datovým linkám je přiřazen jeden signál DMI (data mask/invert), který lze použít k minimalizaci počtu bitů vyvedených nahoru při přenosu dat. Při vysokých hodnotách je dalších 8 bitů doplněno vysílačem i přijímačem. Pokud bajt obsahuje pět nebo více bitů 1, může být signál DMI vyveden vysoko spolu se třemi nebo méně datovými linkami. Protože jsou signálové linky ukončeny nízko, snižuje se tím spotřeba energie.

(Alternativní použití, kdy se DMI používá k omezení počtu datových linek, které se přepínají při každém přenosu, na nejvýše 4, minimalizuje přeslechy. To může být použito paměťovým řadičem při zápisu, ale není podporováno paměťovými zařízeními.

Inverzi datové sběrnice lze povolit zvlášť pro čtení a zápis. U maskovaných zápisů (které mají samostatný kód příkazu) závisí činnost signálu DMI na tom, zda je povolena inverze zápisu.

• Je-li DBI při zápisu zakázána, vysoká úroveň na DMI indikuje, že příslušný datový bajt má být ignorován a nezapisovat se
• Je-li DBI při zápisu povolena, nízká úroveň na DMI v kombinaci s datovým bajtem s nastavenými 5 nebo více bity indikuje, že datový bajt má být ignorován a nezapisovat se.

LPDDR4 také obsahuje mechanismus pro „cílenou obnovu řádků“, aby se zabránilo poškození v důsledku „kladiva na řádky“ na sousedních řádcích. Speciální sekvence tří sekvencí aktivace/přednabití určuje řádek, který byl aktivován častěji než zařízením specifikovaná prahová hodnota (200 000 až 700 000 za obnovovací cyklus). Interně zařízení obnovuje fyzicky sousední řádky, nikoliv ten, který je uveden v příkazu activate. 153-54

LP-DDR4XEdit

Samsung Semiconductor navrhl variantu LPDDR4, kterou nazval LPDDR4X. 11 LPDDR4X je totožná s LPDDR4 s výjimkou dodatečné úspory energie snížením vstupního/výstupního napětí (Vddq) na 0,6 V z 1,1 V. LPDDR4X je v podstatě stejná jako LPDDR4. Dne 9. ledna 2017 společnost SK Hynix oznámila 8 a 16 GiB balíčky LPDDR4X. JEDEC zveřejnil standard LPDDR4X 8. března 2017. Kromě nižšího napětí mezi další vylepšení patří možnost jednokanálového die pro menší aplikace, nová balení MCP, PoP a IoT a další vylepšení definice a časování pro nejvyšší rychlostní třídu 4266 MT/s.

LP-DDR5Edit

Dne 19. února 2019 zveřejnila organizace JEDEC normu JESD209-5, Standard for Low Power Double Data Rate 5 (LPDDR5).

Samsung v červenci 2018 oznámil, že má funkční prototypy čipů LP-DDR5. LPDDR5 zavádí následující změny:

• Přenosová rychlost dat se zvyšuje na 6400 MT/s.
• Používá se diferenciální taktování
• Prefetch se opět nezdvojnásobuje, ale zůstává 16n
• Počet bank se zvyšuje na 16, rozdělených do čtyř skupin bank podobných DDR4
• Zlepšení v oblasti úspory energie:
  • Příkazy Data-Copy a Write-X (vše jedna nebo vše nula) pro snížení přenosu dat
  • Dynamické škálování frekvence a napětí
• Nová architektura taktování nazvaná WCK & Read Strobe (RDQS)

Paměťový řadič Intel Tiger Lake a Snapdragon 888 podporuje LPDDR5.